OMAP3: Move get_cpu_type() function to not duplicate code
[x-loader:yhuaans-x-loader.git] / board / igep00x0 / igep00x0.c
1 /*
2  * (C) Copyright 2010
3  * ISEE 2007 SL <www.iseebcn.com>
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 #include <common.h>
25 #include <command.h>
26 #include <part.h>
27 #include <fat.h>
28 #include <asm/arch/cpu.h>
29 #include <asm/arch/bits.h>
30 #include <asm/arch/mux.h>
31 #include <asm/arch/sys_proto.h>
32 #include <asm/arch/sys_info.h>
33 #include <asm/arch/clocks.h>
34 #include <asm/arch/mem.h>
35 #include <asm/arch/gpio.h>
36
37 /* params for 37XX */
38 #define CORE_DPLL_PARAM_M2      0x09
39 #define CORE_DPLL_PARAM_M       0x360
40 #define CORE_DPLL_PARAM_N       0xC
41
42 /* Used to index into DPLL parameter tables */
43 struct dpll_param {
44         unsigned int m;
45         unsigned int n;
46         unsigned int fsel;
47         unsigned int m2;
48 };
49
50 typedef struct dpll_param dpll_param;
51
52 /* Following functions are exported from lowlevel_init.S */
53 extern dpll_param *get_mpu_dpll_param(void);
54 extern dpll_param *get_iva_dpll_param(void);
55 extern dpll_param *get_core_dpll_param(void);
56 extern dpll_param *get_per_dpll_param(void);
57
58 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
59 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
60 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
61 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
62
63 static char *rev_s[CPU_3XX_MAX_REV] = {
64                                 "1.0",
65                                 "2.0",
66                                 "2.1",
67                                 "3.0",
68                                 "3.1",
69                                 "UNKNOWN",
70                                 "UNKNOWN",
71                                 "3.1.2"};
72
73 /*******************************************************
74  * Routine: delay
75  * Description: spinning delay to use before udelay works
76  ******************************************************/
77 static inline void delay(unsigned long loops)
78 {
79         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
80                           "bne 1b":"=r" (loops):"0"(loops));
81 }
82
83 void udelay (unsigned long usecs) {
84         delay(usecs);
85 }
86
87 /*************************************************************
88  * Routine: get_mem_type(void) - returns the kind of memory connected
89  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
90  *************************************************************/
91 u32 get_mem_type(void)
92 {
93         return GPMC_ONENAND;
94 }
95
96 /******************************************
97  * get_cpu_id(void) - extract cpu id
98  * returns 0 for ES1.0, cpuid otherwise
99  ******************************************/
100 u32 get_cpu_id(void)
101 {
102         u32 cpuid = 0;
103
104         /*
105          * On ES1.0 the IDCODE register is not exposed on L4
106          * so using CPU ID to differentiate between ES1.0 and > ES1.0.
107          */
108         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r"(cpuid));
109         if ((cpuid & 0xf) == 0x0) {
110                 return 0;
111         } else {
112                 /* Decode the IDs on > ES1.0 */
113                 cpuid = __raw_readl(CONTROL_IDCODE);
114         }
115
116         return cpuid;
117 }
118
119 /*****************************************************************
120  * sr32 - clear & set a value in a bit range for a 32 bit address
121  *****************************************************************/
122 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
123 {
124         u32 tmp, msk = 0;
125         msk = 1 << num_bits;
126         --msk;
127         tmp = __raw_readl(addr) & ~(msk << start_bit);
128         tmp |= value << start_bit;
129         __raw_writel(tmp, addr);
130 }
131
132 /*********************************************************************
133  * wait_on_value() - common routine to allow waiting for changes in
134  *   volatile regs.
135  *********************************************************************/
136 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
137 {
138         u32 i = 0, val;
139         do {
140                 ++i;
141                 val = __raw_readl(read_addr) & read_bit_mask;
142                 if (val == match_value)
143                         return 1;
144                 if (i == bound)
145                         return 0;
146         } while (1);
147 }
148
149 /******************************************
150  * get_cpu_family(void) - extract cpu info
151  ******************************************/
152 u32 get_cpu_family(void)
153 {
154         u16 hawkeye;
155         u32 cpu_family;
156         u32 cpuid = get_cpu_id();
157
158         if (cpuid == 0)
159                 return CPU_OMAP34XX;
160
161         hawkeye = (cpuid >> HAWKEYE_SHIFT) & 0xffff;
162         switch (hawkeye) {
163         case HAWKEYE_OMAP34XX:
164                 cpu_family = CPU_OMAP34XX;
165                 break;
166         case HAWKEYE_AM35XX:
167                 cpu_family = CPU_AM35XX;
168                 break;
169         case HAWKEYE_OMAP36XX:
170                 cpu_family = CPU_OMAP36XX;
171                 break;
172         default:
173                 cpu_family = CPU_OMAP34XX;
174         }
175
176         return cpu_family;
177 }
178
179 /******************************************
180  * get_cpu_rev(void) - extract version info
181  ******************************************/
182 u32 get_cpu_rev(void)
183 {
184         u32 cpuid = get_cpu_id();
185
186         if (cpuid == 0)
187                 return CPU_3XX_ES10;
188         else
189                 return (cpuid >> CPU_3XX_ID_SHIFT) & 0xf;
190 }
191
192 /******************************************
193  * Print CPU information
194  ******************************************/
195 int print_cpuinfo (void)
196 {
197         char *cpu_family_s, *cpu_s, *sec_s;
198
199         switch (get_cpu_family()) {
200         case CPU_OMAP34XX:
201                 cpu_family_s = "OMAP";
202                 switch (get_cpu_type()) {
203                 case OMAP3503:
204                         cpu_s = "3503";
205                         break;
206                 case OMAP3515:
207                         cpu_s = "3515";
208                         break;
209                 case OMAP3525:
210                         cpu_s = "3525";
211                         break;
212                 case OMAP3530:
213                         cpu_s = "3530";
214                         break;
215                 default:
216                         cpu_s = "35XX";
217                         break;
218                 }
219                 break;
220         case CPU_AM35XX:
221                 cpu_family_s = "AM";
222                 switch (get_cpu_type()) {
223                 case AM3505:
224                         cpu_s = "3505";
225                         break;
226                 case AM3517:
227                         cpu_s = "3517";
228                         break;
229                 default:
230                         cpu_s = "35XX";
231                         break;
232                 }
233                 break;
234         case CPU_OMAP36XX:
235                 cpu_family_s = "OMAP";
236                 switch (get_cpu_type()) {
237                 case OMAP3730:
238                         cpu_s = "3630/3730";
239                         break;
240                 default:
241                         cpu_s = "36XX/37XX";
242                         break;
243                 }
244                 break;
245         default:
246                 cpu_family_s = "OMAP";
247                 cpu_s = "35XX";
248         }
249
250         switch (get_device_type()) {
251         case TST_DEVICE:
252                 sec_s = "TST";
253                 break;
254         case EMU_DEVICE:
255                 sec_s = "EMU";
256                 break;
257         case HS_DEVICE:
258                 sec_s = "HS";
259                 break;
260         case GP_DEVICE:
261                 sec_s = "GP";
262                 break;
263         default:
264                 sec_s = "?";
265         }
266
267         printf("%s%s-%s ES%s\n",
268                         cpu_family_s, cpu_s, sec_s, rev_s[get_cpu_rev()]);
269
270         return 0;
271 }
272
273 /*************************************************************
274  * get_sys_clk_speed - determine reference oscillator speed
275  *  based on known 32kHz clock and gptimer.
276  *************************************************************/
277 u32 get_osc_clk_speed(void)
278 {
279         u32 start, cstart, cend, cdiff, val;
280
281         val = __raw_readl(PRM_CLKSRC_CTRL);
282         /* If SYS_CLK is being divided by 2, remove for now */
283         val = (val & (~BIT7)) | BIT6;
284         __raw_writel(val, PRM_CLKSRC_CTRL);
285
286         /* enable timer2 */
287         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
288         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
289
290         /* Enable I and F Clocks for GPT1 */
291         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
292         __raw_writel(val, CM_ICLKEN_WKUP);
293         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
294         __raw_writel(val, CM_FCLKEN_WKUP);
295
296         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
297         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
298         /* enable 32kHz source */
299         /* enabled out of reset */
300         /* determine sys_clk via gauging */
301
302         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
303         while (__raw_readl(S32K_CR) < start) ;  /* dead loop till start time */
304         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
305         while (__raw_readl(S32K_CR) < (start + 20)) ;   /* wait for 40 cycles */
306         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
307         cdiff = cend - cstart;  /* get elapsed ticks */
308
309         /* based on number of ticks assign speed */
310         if (cdiff > 19000)
311                 return S38_4M;
312         else if (cdiff > 15200)
313                 return S26M;
314         else if (cdiff > 13000)
315                 return S24M;
316         else if (cdiff > 9000)
317                 return S19_2M;
318         else if (cdiff > 7600)
319                 return S13M;
320         else
321                 return S12M;
322 }
323
324 /******************************************************************************
325  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
326  *   -- input oscillator clock frequency.
327  *
328  *****************************************************************************/
329 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
330 {
331         if (osc_clk == S38_4M)
332                 *sys_clkin_sel = 4;
333         else if (osc_clk == S26M)
334                 *sys_clkin_sel = 3;
335         else if (osc_clk == S19_2M)
336                 *sys_clkin_sel = 2;
337         else if (osc_clk == S13M)
338                 *sys_clkin_sel = 1;
339         else if (osc_clk == S12M)
340                 *sys_clkin_sel = 0;
341 }
342
343 /******************************************************************************
344  * prcm_init() - inits clocks for PRCM as defined in clocks.h
345  *   -- called from SRAM, or Flash (using temp SRAM stack).
346  *****************************************************************************/
347 void prcm_init(void)
348 {
349         u32 osc_clk = 0, sys_clkin_sel;
350         dpll_param *dpll_param_p;
351         u32 clk_index, sil_index;
352
353         /* Gauge the input clock speed and find out the sys_clkin_sel
354          * value corresponding to the input clock.
355          */
356         osc_clk = get_osc_clk_speed();
357         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
358
359         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
360
361         /* If the input clock is greater than 19.2M always divide/2 */
362         if (sys_clkin_sel > 2) {
363                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
364                 clk_index = sys_clkin_sel / 2;
365         } else {
366                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
367                 clk_index = sys_clkin_sel;
368         }
369
370         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
371
372         /* The DPLL tables are defined according to sysclk value and
373          * silicon revision. The clk_index value will be used to get
374          * the values for that input sysclk from the DPLL param table
375          * and sil_index will get the values for that SysClk for the
376          * appropriate silicon rev.
377          */
378         sil_index = get_cpu_rev() - 1;
379
380         /* Unlock MPU DPLL (slows things down, and needed later) */
381         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
382         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
383
384         /* Getting the base address of Core DPLL param table */
385         dpll_param_p = (dpll_param *) get_core_dpll_param();
386         /* Moving it to the right sysclk and ES rev base */
387         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
388         /* CORE DPLL */
389         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
390         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
391         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
392
393          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
394         work. write another value and then default value. */
395         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
396         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
397         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
398         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
399         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
400         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
401         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
402         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
403         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
404         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
405         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
406         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
407         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
408         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
409         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
410
411         /* Getting the base address to PER  DPLL param table */
412         dpll_param_p = (dpll_param *) get_per_dpll_param();
413         /* Moving it to the right sysclk base */
414         dpll_param_p = dpll_param_p + clk_index;
415         /* PER DPLL */
416         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
417         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
418         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
419         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
420         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
421         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
422
423         if (get_cpu_family() == CPU_OMAP36XX) {
424                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2); /* set M2 */
425                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M); /* set m */
426                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);  /* set n */
427         } else {
428                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
429                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
430                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
431         }
432
433         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
434         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
435         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
436
437         /* Getting the base address to MPU DPLL param table */
438         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
439
440         /* Moving it to the right sysclk and ES rev base */
441         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
442
443         /* MPU DPLL (unlocked already) */
444         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
445         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
446         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
447         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
448         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
449         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
450
451         /* Getting the base address to IVA DPLL param table */
452         dpll_param_p = (dpll_param *) get_iva_dpll_param();
453         /* Moving it to the right sysclk and ES rev base */
454         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
455         /* IVA DPLL (set to 12*20=240MHz) */
456         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
457         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
458         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
459         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
460         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
461         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
462         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
463         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
464
465         /* Set up GPTimers to sys_clk source only */
466         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
467         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
468
469         delay(5000);
470 }
471
472 /*****************************************
473  * Routine: secure_unlock
474  * Description: Setup security registers for access
475  * (GP Device only)
476  *****************************************/
477 void secure_unlock(void)
478 {
479         /* Permission values for registers -Full fledged permissions to all */
480 #define UNLOCK_1 0xFFFFFFFF
481 #define UNLOCK_2 0x00000000
482 #define UNLOCK_3 0x0000FFFF
483         /* Protection Module Register Target APE (PM_RT) */
484         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
485         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
486         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
487         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
488
489         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
490         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
491         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
492
493         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
494         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
495         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
496         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
497
498         /* IVA Changes */
499         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
500         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
501         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
502
503         __raw_writel(UNLOCK_1, SMS_RG_ATT0);    /* SDRC region 0 public */
504 }
505
506 /**********************************************************
507  * Routine: try_unlock_sram()
508  * Description: If chip is GP type, unlock the SRAM for
509  *  general use.
510  ***********************************************************/
511 void try_unlock_memory(void)
512 {
513         int mode;
514
515         /* if GP device unlock device SRAM for general use */
516         /* secure code breaks for Secure/Emulation device - HS/E/T */
517         mode = get_device_type();
518         if (mode == GP_DEVICE)
519                 secure_unlock();
520         return;
521 }
522
523 /*********************************************************************
524  * config_sdram_m65kx002am() - 2 dice of 2Gb, DDR x32 I/O, 4KB page
525  *********************************************************************/
526 void config_sdram_m65kx002am(void)
527 {
528         /* M65KX002AM - 2 dice of 2Gb */
529         /* reset sdrc controller */
530         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
531         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
532         __raw_writel(0, SDRC_SYSCONFIG);
533
534         /* setup sdrc to ball mux */
535         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
536         __raw_writel(0x2, SDRC_CS_CFG); /* 256 MB/bank */
537
538         /* CS0 SDRC Mode Register */
539         __raw_writel(MK65KX002AM_SDRC_MCDCFG, SDRC_MCFG_0);
540
541         /* CS1 SDRC Mode Register */
542         __raw_writel(MK65KX002AM_SDRC_MCDCFG, SDRC_MCFG_1);
543
544         /* Set timings */
545         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
546         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
547         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_1);
548         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_1);
549
550         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL_0);
551         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL_1);
552
553         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
554
555         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
556         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
557         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
558
559         delay(5000);
560
561         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
562         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
563
564         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
565         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
566
567         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
568         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
569
570         /* set mr0 */
571         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
572         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
573
574         /* set up dll */
575         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
576         delay(0x2000);  /* give time to lock */
577 }
578
579 /*********************************************************************
580  * config_onenand_nand0xgr4wxa() - 4-Gbit DDP or 2-Gbit OneNAND Flash
581  *********************************************************************/
582 void config_onenand_nand0xgr4wxa(void)
583 {
584         /* global settings */
585         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
586         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
587         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
588
589         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
590          *  We configure only GPMC CS0 with required values. Configuring other devices
591          *  at other CS is done in u-boot. So we don't have to bother doing it here.
592          */
593         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
594         delay(1000);
595
596         __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
597         __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
598         __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
599         __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
600         __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
601         __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
602
603         /* Enable the GPMC Mapping */
604         __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
605                      ((ONENAND_BASE>>24) & 0x3F) |
606                      (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
607         delay(2000);
608 }
609
610 /**********************************************************
611  * Routine: s_init
612  * Description: Does early system init of muxing and clocks.
613  * - Called at time when only stack is available.
614  **********************************************************/
615 void s_init(void)
616 {
617         watchdog_init();
618
619         try_unlock_memory();
620         set_muxconf_regs();
621         delay(100);
622         prcm_init();
623         per_clocks_enable();
624         config_sdram_m65kx002am();
625 }
626
627 /*****************************************
628  * Routine: board_init
629  * Description: Early hardware init.
630  *****************************************/
631 int board_init(void)
632 {
633         return 0;
634 }
635
636 /*******************************************************
637  * Routine: misc_init_r
638  * Description: Init ethernet (done here so udelay works)
639  ********************************************************/
640 int misc_init_r(void)
641 {
642         omap_request_gpio(27);
643         omap_set_gpio_direction(27, 0);
644         omap_set_gpio_dataout(27, 1);
645
646         return 0;
647 }
648
649 /******************************************************
650  * Routine: wait_for_command_complete
651  * Description: Wait for posting to finish on watchdog
652  ******************************************************/
653 void wait_for_command_complete(unsigned int wd_base)
654 {
655         int pending = 1;
656         do {
657                 pending = __raw_readl(wd_base + WWPS);
658         } while (pending);
659 }
660
661 /****************************************
662  * Routine: watchdog_init
663  * Description: Shut down watch dogs
664  *****************************************/
665 void watchdog_init(void)
666 {
667         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
668          * either taken care of by ROM (HS/EMU) or not accessible (GP).
669          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
670          * should not be running and does not generate a PRCM reset.
671          */
672         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
673         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
674         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5);   /* some issue here */
675
676 #ifdef CONFIG_WATCHDOG
677         /* Enable WD2 watchdog */
678         __raw_writel(WD_UNLOCK3, WD2_BASE + WSPR);
679         wait_for_command_complete(WD2_BASE);
680         __raw_writel(WD_UNLOCK4, WD2_BASE + WSPR);
681 #else
682         /* Disable WD2 watchdog */
683         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
684         wait_for_command_complete(WD2_BASE);
685         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
686 #endif
687 }
688
689 /**********************************************
690  * Routine: dram_init
691  * Description: sets uboots idea of sdram size
692  **********************************************/
693 int dram_init(void)
694 {
695         return 0;
696 }
697
698 /*****************************************************************
699  * Routine: peripheral_enable
700  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
701  ******************************************************************/
702 void per_clocks_enable(void)
703 {
704         /* Enable GP2 timer. */
705         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
706         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
707         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
708
709 #ifdef CFG_NS16550
710         /* UART1 clocks */
711         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
712         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
713
714         /* UART 3 Clocks */
715         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
716         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
717
718 #endif
719
720 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
721         /* Turn on all 3 I2C clocks */
722         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
723         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
724 #endif
725
726         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
727         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
728
729         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
730         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
731         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
732         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
733         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
734         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
735         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
736         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
737         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
738         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
739         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
740         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
741
742         delay(1000);
743 }
744
745 /* Set MUX for UART, GPMC, SDRC, GPIO */
746
747 #define         MUX_VAL(OFFSET,VALUE)\
748                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
749
750 #define         CP(x)   (CONTROL_PADCONF_##x)
751 /*
752  * IEN  - Input Enable
753  * IDIS - Input Disable
754  * PTD  - Pull type Down
755  * PTU  - Pull type Up
756  * DIS  - Pull type selection is inactive
757  * EN   - Pull type selection is active
758  * M0   - Mode 0
759  * The commented string gives the final mux configuration for that pin
760  */
761 #define MUX_DEFAULT()\
762         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
763         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
764         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
765         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
766         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
767         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
768         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
769         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
770         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
771         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
772         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
773         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
774         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
775         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
776         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
777         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
778         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
779         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
780         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
781         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
782         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
783         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
784         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
785         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
786         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
787         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
788         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
789         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
790         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
791         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
792         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
793         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
794         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
795         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
796         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
797         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
798         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
799         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
800         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
801         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
802         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
803         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
804         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
805         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
806         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
807         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
808         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
809         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
810         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
811         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
812         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
813         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
814         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
815         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
816         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
817         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
818         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
819         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
820         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
821         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
822         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
823         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
824         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
825         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
826         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
827         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
828         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
829         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
830         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
831         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
832         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
833         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
834         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
835         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
836         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
837         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
838         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPIO_61*/\
839         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
840         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
841         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
842         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
843         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
844         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
845         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
846         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
847         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
848         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
849         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
850         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
851         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
852         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
853         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
854         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
855         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
856         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
857         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
858         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
859         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
860         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
861         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
862         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
863         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
864         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
865         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
866         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
867         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
868         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
869         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
870         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
871         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
872         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
873         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
874         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
875         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
876         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
877         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
878         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
879         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
880         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
881         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
882         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
883         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
884         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
885         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
886         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
887         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
888         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
889         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
890         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
891         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
892         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
893         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
894         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
895         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
896         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS  | M4)) /*GPIO_25*/\
897         MUX_VAL(CP(ETK_D12),        (IDIS  | PTD | DIS | M4)) /*GPIO_26*/\
898         MUX_VAL(CP(ETK_D13),        (IDIS  | PTD | DIS | M4)) /*GPIO_27*/\
899         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
900         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29 */\
901         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
902         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
903
904 /**********************************************************
905  * Routine: set_muxconf_regs
906  * Description: Setting up the configuration Mux registers
907  *              specific to the hardware. Many pins need
908  *              to be moved from protect to primary mode.
909  *********************************************************/
910 void set_muxconf_regs(void)
911 {
912         MUX_DEFAULT();
913 }
914
915 /**********************************************************
916  * Routine: nand_init
917  * Description: Set up flash, NAND and OneNAND
918  *********************************************************/
919 int nand_init(void)
920 {
921 #ifdef CFG_ONENAND
922         config_onenand_nand0xgr4wxa();
923         if (onenand_chip()) {
924 #ifdef CFG_PRINTF
925                 printf("OneNAND Unsupported !\n");
926 #endif
927                 return 1;
928         }
929 #endif
930
931         return 0;
932 }
933
934 /* optionally do something */
935 void board_hang(void)
936 {
937 }
938
939 /******************************************************************************
940  * Dummy function to handle errors for EABI incompatibility
941  *****************************************************************************/
942 void raise(void)
943 {
944 }
945