board: technexion: Add support for TDM3730 SoM
[x-loader:x-loader.git] / board / tdm3730 / tdm3730.c
1 /*
2  * This program is free software; you can redistribute it and/or
3  * modify it under the terms of the GNU General Public License as
4  * published by the Free Software Foundation; either version 2 of
5  * the License, or (at your option) any later version.
6  *
7  * This program is distributed in the hope that it will be useful,
8  * but WITHOUT ANY WARRANTY; without even the implied warranty of
9  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
10  * GNU General Public License for more details.
11  *
12  * You should have received a copy of the GNU General Public License
13  * along with this program; if not, write to the Free Software
14  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
15  * MA 02111-1307 USA
16  */
17
18 #include <common.h>
19 #include <command.h>
20 #include <part.h>
21 #include <fat.h>
22 #include <asm/arch/cpu.h>
23 #include <asm/arch/bits.h>
24 #include <asm/arch/mux.h>
25 #include <asm/arch/gpio.h>
26 #include <asm/arch/sys_proto.h>
27 #include <asm/arch/sys_info.h>
28 #include <asm/arch/clocks.h>
29 #include <asm/arch/mem.h>
30 #include <malloc.h>
31
32 /* params for DM3730 */
33 #define CORE_DPLL_PARAM_M2      0x09
34 #define CORE_DPLL_PARAM_M       0x360
35 #define CORE_DPLL_PARAM_N       0xC
36
37 /* Used to index into DPLL parameter tables */
38 struct dpll_param {
39         unsigned int m;
40         unsigned int n;
41         unsigned int fsel;
42         unsigned int m2;
43 };
44
45 typedef struct dpll_param dpll_param;
46
47 /* Following functions are exported from lowlevel_init.S */
48 extern dpll_param *get_mpu_dpll_param(void);
49 extern dpll_param *get_iva_dpll_param(void);
50 extern dpll_param *get_core_dpll_param(void);
51 extern dpll_param *get_per_dpll_param(void);
52
53 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
54 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
55 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
56 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
57
58 /*******************************************************
59  * Routine: delay
60  * Description: spinning delay to use before udelay works
61  ******************************************************/
62 static inline void delay(unsigned long loops)
63 {
64         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
65                           "bne 1b":"=r" (loops):"0"(loops));
66 }
67
68 void udelay (unsigned long usecs) {
69         delay(usecs);
70 }
71
72 /*****************************************
73  * Routine: board_init
74  * Description: Early hardware init.
75  *****************************************/
76 int board_init(void)
77 {
78         return 0;
79 }
80
81 /*************************************************************
82  *  get_device_type(): tell if GP/HS/EMU/TST
83  *************************************************************/
84 u32 get_device_type(void)
85 {
86         int mode;
87         mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
88         return mode >>= 8;
89 }
90
91 /************************************************
92  * get_sysboot_value(void) - return SYS_BOOT[4:0]
93  ************************************************/
94 u32 get_sysboot_value(void)
95 {
96         int mode;
97         mode = __raw_readl(CONTROL_STATUS) & (SYSBOOT_MASK);
98         return mode;
99 }
100
101 /*************************************************************
102  * Routine: get_mem_type(void) - returns the kind of memory connected
103  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
104  *************************************************************/
105 u32 get_mem_type(void)
106 {
107         u32   mem_type = get_sysboot_value();
108         switch (mem_type) {
109         case 0:
110         case 2:
111         case 4:
112         case 16:
113         case 22:
114                 return GPMC_ONENAND;
115
116         case 1:
117         case 12:
118         case 15:
119         case 21:
120         case 27:
121                 return GPMC_NAND;
122
123         case 3:
124         case 6:
125                 return MMC_ONENAND;
126
127         case 8:
128         case 11:
129         case 14:
130         case 20:
131         case 26:
132                 return GPMC_MDOC;
133
134         case 17:
135         case 18:
136         case 24:
137                 return MMC_NAND;
138
139         case 7:
140         case 10:
141         case 13:
142         case 19:
143         case 25:
144         default:
145                 return GPMC_NOR;
146         }
147 }
148
149 /******************************************
150  * get_cpu_rev(void) - extract version info
151  ******************************************/
152 u32 get_cpu_rev(void)
153 {
154         u32 cpuid = 0;
155         /* On ES1.0 the IDCODE register is not exposed on L4
156          * so using CPU ID to differentiate
157          * between ES2.0 and ES1.0.
158          */
159         __asm__ __volatile__("mrc p15, 0, %0, c0, c0, 0":"=r" (cpuid));
160         if ((cpuid & 0xf) == 0x0)
161                 return CPU_3430_ES1;
162         else
163                 return CPU_3430_ES2;
164
165 }
166
167 /******************************************
168  * cpu_is_3410(void) - returns true for 3410
169  ******************************************/
170 u32 cpu_is_3410(void)
171 {
172         int status;
173         if (get_cpu_rev() < CPU_3430_ES2) {
174                 return 0;
175         } else {
176                 /* read scalability status and return 1 for 3410*/
177                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
178                 /* Check whether MPU frequency is set to 266 MHz which
179                  * is nominal for 3410. If yes return true else false
180                  */
181                 if (((status >> 8) & 0x3) == 0x2)
182                         return 1;
183                 else
184                         return 0;
185         }
186 }
187
188 /*****************************************************************
189  * sr32 - clear & set a value in a bit range for a 32 bit address
190  *****************************************************************/
191 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
192 {
193         u32 tmp, msk = 0;
194         msk = 1 << num_bits;
195         --msk;
196         tmp = __raw_readl(addr) & ~(msk << start_bit);
197         tmp |= value << start_bit;
198         __raw_writel(tmp, addr);
199 }
200
201 /*********************************************************************
202  * wait_on_value() - common routine to allow waiting for changes in
203  *   volatile regs.
204  *********************************************************************/
205 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
206 {
207         u32 i = 0, val;
208         do {
209                 ++i;
210                 val = __raw_readl(read_addr) & read_bit_mask;
211                 if (val == match_value)
212                         return 1;
213                 if (i == bound)
214                         return 0;
215         } while (1);
216 }
217
218 #ifdef CFG_3430SDRAM_DDR
219 /*********************************************************************
220  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
221  *********************************************************************/
222 void config_3430sdram_ddr(void)
223 {
224         /* reset sdrc controller */
225         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
226         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
227         __raw_writel(0, SDRC_SYSCONFIG);
228
229         /* setup sdrc to ball mux */
230         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
231
232         if(1)//256MB/Bank
233         {
234                 __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
235                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
236                 __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
237         }
238         else//128MB/Bank
239         {
240                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
241                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
242                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
243         }
244         if(0)//DDR400
245         {
246                 __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_0);
247                 __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_0);
248                 __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_1);
249                 __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_1);
250                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_0);
251                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_1);
252         }
253         else//DDR333
254         {
255                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
256                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
257                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
258                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
259                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
260                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
261         }
262
263         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
264
265         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
266         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
267         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
268
269         delay(5000);
270
271         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
272         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
273
274         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
275         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
276
277         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
278         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
279
280         /* set mr0 */
281         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
282         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
283
284         /* set up dll */
285         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
286         delay(0x2000);  /* give time to lock */
287
288 }
289 #endif /* CFG_3430SDRAM_DDR */
290
291 /*************************************************************
292  * get_sys_clk_speed - determine reference oscillator speed
293  *  based on known 32kHz clock and gptimer.
294  *************************************************************/
295 u32 get_osc_clk_speed(void)
296 {
297         u32 start, cstart, cend, cdiff, cdiv, val;
298
299         val = __raw_readl(PRM_CLKSRC_CTRL);
300
301         if (val & SYSCLKDIV_2)
302                 cdiv = 2;
303         else
304                 cdiv = 1;
305
306         /* enable timer2 */
307         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
308         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
309
310         /* Enable I and F Clocks for GPT1 */
311         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
312         __raw_writel(val, CM_ICLKEN_WKUP);
313         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
314         __raw_writel(val, CM_FCLKEN_WKUP);
315
316         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
317         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
318         /* enable 32kHz source */
319         /* enabled out of reset */
320         /* determine sys_clk via gauging */
321
322         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
323         while (__raw_readl(S32K_CR) < start) ;  /* dead loop till start time */
324         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
325         while (__raw_readl(S32K_CR) < (start + 20)) ;   /* wait for 40 cycles */
326         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
327         cdiff = cend - cstart;  /* get elapsed ticks */
328         cdiff *= cdiv;
329
330         /* based on number of ticks assign speed */
331         if (cdiff > 19000)
332                 return S38_4M;
333         else if (cdiff > 15200)
334                 return S26M;
335         else if (cdiff > 13000)
336                 return S24M;
337         else if (cdiff > 9000)
338                 return S19_2M;
339         else if (cdiff > 7600)
340                 return S13M;
341         else
342                 return S12M;
343 }
344
345 /******************************************************************************
346  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
347  *   -- input oscillator clock frequency.
348  *
349  *****************************************************************************/
350 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
351 {
352         if (osc_clk == S38_4M)
353                 *sys_clkin_sel = 4;
354         else if (osc_clk == S26M)
355                 *sys_clkin_sel = 3;
356         else if (osc_clk == S19_2M)
357                 *sys_clkin_sel = 2;
358         else if (osc_clk == S13M)
359                 *sys_clkin_sel = 1;
360         else if (osc_clk == S12M)
361                 *sys_clkin_sel = 0;
362 }
363
364 /******************************************************************************
365  * prcm_init() - inits clocks for PRCM as defined in clocks.h
366  *   -- called from SRAM, or Flash (using temp SRAM stack).
367  *****************************************************************************/
368 void prcm_init(void)
369 {
370         u32 osc_clk = 0, sys_clkin_sel;
371         dpll_param *dpll_param_p;
372         u32 clk_index, sil_index;
373
374         /* Gauge the input clock speed and find out the sys_clkin_sel
375          * value corresponding to the input clock.
376          */
377         osc_clk = get_osc_clk_speed();
378         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
379
380         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
381
382         /* If the input clock is greater than 19.2M always divide/2 */
383         if (sys_clkin_sel > 2) {
384                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
385                 clk_index = sys_clkin_sel / 2;
386         } else {
387                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
388                 clk_index = sys_clkin_sel;
389         }
390
391         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
392
393         /* The DPLL tables are defined according to sysclk value and
394          * silicon revision. The clk_index value will be used to get
395          * the values for that input sysclk from the DPLL param table
396          * and sil_index will get the values for that SysClk for the
397          * appropriate silicon rev.
398          */
399         sil_index = get_cpu_rev() - 1;
400
401         /* Unlock MPU DPLL (slows things down, and needed later) */
402         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
403         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
404
405         /* Getting the base address of Core DPLL param table */
406         dpll_param_p = (dpll_param *) get_core_dpll_param();
407         /* Moving it to the right sysclk and ES rev base */
408         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
409         /* CORE DPLL */
410         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
411         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
412         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
413
414          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
415         work. write another value and then default value. */
416         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
417         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
418         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
419         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
420         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
421         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
422         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
423         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
424         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
425         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
426         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
427         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
428         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
429         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
430         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
431
432         /* Getting the base address to PER  DPLL param table */
433         dpll_param_p = (dpll_param *) get_per_dpll_param();
434         /* Moving it to the right sysclk base */
435         dpll_param_p = dpll_param_p + clk_index;
436         /* PER DPLL */
437         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
438         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
439         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
440         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
441         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
442         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
443
444         if (1) {/*For DM3730*/
445                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2);   /* set M2 */
446                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M);   /* set m */
447                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);    /* set n */
448         } else {
449                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
450                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
451                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
452         }
453
454         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
455         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
456         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
457
458         /* Getting the base address to MPU DPLL param table */
459         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
460
461         /* Moving it to the right sysclk and ES rev base */
462         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
463
464         /* MPU DPLL (unlocked already) */
465         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
466         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
467         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
468         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
469         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
470         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
471
472         /* Getting the base address to IVA DPLL param table */
473         dpll_param_p = (dpll_param *) get_iva_dpll_param();
474         /* Moving it to the right sysclk and ES rev base */
475         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
476         /* IVA DPLL (set to 12*20=240MHz) */
477         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
478         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
479         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
480         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
481         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
482         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
483         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
484         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
485
486         /* Set up GPTimers to sys_clk source only */
487         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
488         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
489
490         delay(5000);
491 }
492
493 /*****************************************
494  * Routine: secure_unlock
495  * Description: Setup security registers for access
496  * (GP Device only)
497  *****************************************/
498 void secure_unlock(void)
499 {
500         /* Permission values for registers -Full fledged permissions to all */
501 #define UNLOCK_1 0xFFFFFFFF
502 #define UNLOCK_2 0x00000000
503 #define UNLOCK_3 0x0000FFFF
504         /* Protection Module Register Target APE (PM_RT) */
505         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
506         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
507         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
508         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
509
510         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
511         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
512         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
513
514         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
515         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
516         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
517         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
518
519         /* IVA Changes */
520         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
521         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
522         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
523
524         __raw_writel(UNLOCK_1, SMS_RG_ATT0);    /* SDRC region 0 public */
525 }
526
527 /**********************************************************
528  * Routine: try_unlock_sram()
529  * Description: If chip is GP type, unlock the SRAM for
530  *  general use.
531  ***********************************************************/
532 void try_unlock_memory(void)
533 {
534         int mode;
535
536         /* if GP device unlock device SRAM for general use */
537         /* secure code breaks for Secure/Emulation device - HS/E/T */
538         mode = get_device_type();
539         if (mode == GP_DEVICE)
540                 secure_unlock();
541         return;
542 }
543
544 /**********************************************************
545  * Routine: s_init
546  * Description: Does early system init of muxing and clocks.
547  * - Called at time when only stack is available.
548  **********************************************************/
549
550 void s_init(void)
551 {
552         watchdog_init();
553 #ifdef CONFIG_3430_AS_3410
554         /* setup the scalability control register for
555          * 3430 to work in 3410 mode
556          */
557         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
558 #endif
559         try_unlock_memory();
560         set_muxconf_regs();
561         delay(100);
562         per_clocks_enable();
563         prcm_init();
564         config_3430sdram_ddr();
565 }
566
567 #if 0
568 /*******************************************************
569  * Routine: omap3_enable_dss
570  * Description: Enable DSS and display splash
571  ********************************************************/
572 #define TIMING(bp, fp, sw) (((bp) << 20) | ((fp) << 8) | (sw))
573 #define DSS_DISPC_BASE 0x48050440
574
575 unsigned char *fb_addr[800*480*4];
576
577 void omap3_enable_dss() {
578         u32 l;
579         unsigned char *fb_addr;
580         int i;
581         
582         __raw_writel(TIMING(46, 210, 1), DSS_DISPC_BASE + 0x64); /* h timing */
583         __raw_writel(TIMING(23, 22, 1),  DSS_DISPC_BASE + 0x68); /* v timing */
584         __raw_writel(0x7028, DSS_DISPC_BASE + 0x6c); /* pol freq */
585         __raw_writel(0x00010003, DSS_DISPC_BASE + 0x70); /* divisor */
586
587         /* 800 x 480 resolution */
588         __raw_writel(0x01df031f, DSS_DISPC_BASE + 0x7c); /* LCD size */
589         __raw_writel(0x01e00320, DSS_DISPC_BASE + 0x8c); /* gfx size */
590
591         /* Load only frame data every frame (not gamma) */
592         sr32(DSS_DISPC_BASE+0x44, 1, 2, 0x02); 
593
594         /* Set 32 bit rgba pixels */
595         sr32(DSS_DISPC_BASE+0xa0, 4, 1, 0x0e); /* 0x0c = bgra, 0x0d = rgba, 0x0e = rgbx32 */
596         sr32(DSS_DISPC_BASE+0x40, 8, 2, 0x03); /* 24 wires */
597         
598         /* frame buffer adress */
599         if (fb_addr != NULL) {
600                 __raw_writel(DSS_DISPC_BASE+0x80, (u32)fb_addr);
601                 for (i=0; i<800*480*4; i++) fb_addr[i] = i&255;
602         } else
603                 printf("Malloc failed\n");
604
605         /* enable lcd */
606         sr32(DSS_DISPC_BASE+0x40, 3, 1, 0x01); /* set active display (TFT) */
607         sr32(DSS_DISPC_BASE+0x40, 5, 1, 0x01); /* go lcd */
608         sr32(DSS_DISPC_BASE+0x40, 0, 1, 0x01); /* enable lcd */        
609 }
610 #endif
611
612 /*******************************************************
613  * Routine: misc_init_r
614  * Description: Init ethernet (done here so udelay works)
615  ********************************************************/
616 int misc_init_r(void)
617 {
618         printf("TDM-3730\n");
619 //        omap3_enable_dss();
620         
621         return 0;
622 }
623
624 /******************************************************
625  * Routine: wait_for_command_complete
626  * Description: Wait for posting to finish on watchdog
627  ******************************************************/
628 void wait_for_command_complete(unsigned int wd_base)
629 {
630         int pending = 1;
631         do {
632                 pending = __raw_readl(wd_base + WWPS);
633         } while (pending);
634 }
635
636 /****************************************
637  * Routine: watchdog_init
638  * Description: Shut down watch dogs
639  *****************************************/
640 void watchdog_init(void)
641 {
642         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
643          * either taken care of by ROM (HS/EMU) or not accessible (GP).
644          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
645          * should not be running and does not generate a PRCM reset.
646          */
647         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
648         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
649         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5);   /* some issue here */
650
651         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
652         wait_for_command_complete(WD2_BASE);
653         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
654 }
655
656 /**********************************************
657  * Routine: dram_init
658  * Description: sets uboots idea of sdram size
659  **********************************************/
660 int dram_init(void)
661 {
662         return 0;
663 }
664
665 /*****************************************************************
666  * Routine: peripheral_enable
667  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
668  ******************************************************************/
669 void per_clocks_enable(void)
670 {
671         /* Enable GP2 timer. */
672         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
673         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
674         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
675
676 #ifdef CFG_NS16550
677         /* UART1 clocks */
678         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
679         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
680
681         /* UART 3 Clocks */
682         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
683         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
684
685 #endif
686
687 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
688         /* Turn on all 3 I2C clocks */
689         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
690         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
691 #endif
692
693         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
694         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
695
696         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
697         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
698         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
699         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
700         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
701         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
702         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
703         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
704         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
705         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
706         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
707         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
708
709         /* Enable GPIO 5 & GPIO 6 clocks */
710         sr32(CM_FCLKEN_PER, 17, 2, 0x3);
711         sr32(CM_ICLKEN_PER, 17, 2, 0x3);
712
713         delay(1000);
714 }
715
716 /* Set MUX for UART, GPMC, SDRC, GPIO */
717
718 #define         MUX_VAL(OFFSET,VALUE)\
719                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
720
721 #define         CP(x)   (CONTROL_PADCONF_##x)
722 /*
723  * IEN  - Input Enable
724  * IDIS - Input Disable
725  * PTD  - Pull type Down
726  * PTU  - Pull type Up
727  * DIS  - Pull type selection is inactive
728  * EN   - Pull type selection is active
729  * M0   - Mode 0
730  * The commented string gives the final mux configuration for that pin
731  */
732 #define MUX_DEFAULT()\
733         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
734         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
735         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
736         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
737         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
738         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
739         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
740         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
741         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
742         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
743         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
744         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
745         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
746         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
747         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
748         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
749         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
750         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
751         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
752         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
753         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
754         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
755         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
756         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
757         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
758         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
759         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
760         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
761         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
762         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
763         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
764         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
765         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
766         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
767         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
768         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
769         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
770         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
771         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
772         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
773         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
774         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
775         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
776         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
777         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
778         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
779         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
780         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
781         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
782         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
783         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
784         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
785         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
786         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
787         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
788         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
789         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
790         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
791         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
792         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
793         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
794         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
795         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
796         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
797         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
798         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
799         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
800         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
801         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTD | DIS | M0)) /*GPMC_nCS5*/\
802         MUX_VAL(CP(GPMC_nCS6),      (IEN  | PTD | DIS | M1)) /*GPMC_nCS6*/\
803         MUX_VAL(CP(GPMC_nCS7),      (IEN  | PTU | EN  | M1)) /*GPMC_nCS7*/\
804         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
805         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
806         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
807         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
808         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
809         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPIO_61*/\
810         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
811         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
812         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
813         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M0)) /*GPIO_64*/\
814         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M0)) /*GPIO_65*/\
815         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
816         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
817         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
818         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
819         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
820         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
821         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
822         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
823         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
824         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
825         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
826         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
827         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
828         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
829         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
830         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
831         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
832         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
833         MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
834         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
835         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
836         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
837         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
838         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
839         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
840         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
841         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
842         MUX_VAL(CP(McSPI1_CLK),     (IEN  | PTU | EN  | M4)) /*GPIO_171*/\
843         MUX_VAL(CP(McSPI1_SIMO),    (IEN  | PTU | EN  | M4)) /*GPIO_172*/\
844         MUX_VAL(CP(McSPI1_SOMI),    (IEN  | PTU | EN  | M4)) /*GPIO_173*/\
845         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
846         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
847         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
848         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
849         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
850         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
851         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
852         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
853         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
854         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
855         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
856         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
857         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
858         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
859         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
860         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
861         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
862         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
863         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
864         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
865         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
866         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
867         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
868         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
869         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
870         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29 */\
871         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
872         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
873
874 /**********************************************************
875  * Routine: set_muxconf_regs
876  * Description: Setting up the configuration Mux registers
877  *              specific to the hardware. Many pins need
878  *              to be moved from protect to primary mode.
879  *********************************************************/
880 void set_muxconf_regs(void)
881 {
882         MUX_DEFAULT();
883 }
884
885 /**********************************************************
886  * Routine: nand+_init
887  * Description: Set up nand for nand and jffs2 commands
888  *********************************************************/
889
890 #define CONFIG_NAND_BUS_WIDTH   16
891
892 int nand_init(void)
893 {
894         /* global settings */
895         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
896         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
897         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
898
899 #if CONFIG_NAND_BUS_WIDTH == 16
900         __raw_writel((__raw_readl(GPMC_CONFIG1 + GPMC_CONFIG_CS0)&~0x3000)|0x1000, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
901 #else
902         __raw_writel((__raw_readl(GPMC_CONFIG1 + GPMC_CONFIG_CS0)&~0x3000),GPMC_CONFIG1 + GPMC_CONFIG_CS0);
903 #endif
904         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
905          *  We configure only GPMC CS0 with required values. Configiring other devices
906          *  at other CS is done in u-boot. So we don't have to bother doing it here.
907          */
908         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
909         delay(1000);
910
911         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
912                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
913                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
914                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
915                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
916                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
917                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
918
919                 /* Enable the GPMC Mapping */
920                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
921                              ((NAND_BASE_ADR>>24) & 0x3F) |
922                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
923                 delay(2000);
924
925                 if (nand_chip()) {
926 #ifdef CFG_PRINTF
927                         printf("Unsupported Chip!\n");
928 #endif
929                         return 1;
930                 }
931
932         }
933 /* One NAND disabled for now */
934 #if 0
935         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
936                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
937                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
938                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
939                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
940                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
941                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
942
943                 /* Enable the GPMC Mapping */
944                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
945                              ((ONENAND_BASE>>24) & 0x3F) |
946                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
947                 delay(2000);
948
949                 if (onenand_chip()){
950 #ifdef CFG_PRINTF
951                         printf("OneNAND Unsupported !\n");
952 #endif
953                         return 1;
954                 }
955         }
956 #endif
957         return 0;
958 }
959 /*                
960 #ifdef CFG_PRINTF
961                         printf("OneNAND Unsupported !\n");
962 #endif
963 #ifdef CONFIG_MMC
964                         return 0;
965 #else
966                         return 1;
967 #endif
968                 }
969         }
970         return 0;
971 }
972 */
973 #define DEBUG_LED1                      149     /* gpio */
974 #define DEBUG_LED2                      150     /* gpio */
975
976 void blinkLEDs(void)
977 {
978         void *p;
979
980         /* Alternately turn the LEDs on and off */
981         p = (unsigned long *)OMAP34XX_GPIO5_BASE;
982         while (1) {
983                 /* turn LED1 on and LED2 off */
984                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED1 % 32);
985                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED2 % 32);
986
987                 /* delay for a while */
988                 delay(1000);
989
990                 /* turn LED1 off and LED2 on */
991                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED1 % 32);
992                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED2 % 32);
993
994                 /* delay for a while */
995                 delay(1000);
996         }
997 }
998
999 /* optionally do something like blinking LED */
1000 void board_hang(void)
1001 {
1002         while (1)
1003                 blinkLEDs();
1004 }
1005
1006 /******************************************************************************
1007  * Dummy function to handle errors for EABI incompatibility
1008  *****************************************************************************/
1009 void raise(void)
1010 {
1011 }
1012
1013 /******************************************************************************
1014  * Dummy function to handle errors for EABI incompatibility
1015  *****************************************************************************/
1016 void abort(void)
1017 {
1018 }