OMAP3: Move wait_on_value() function to not duplicate code
[x-loader:tajourias-tajourias-x-loader.git] / board / omap3530beagle / omap3530beagle.c
1 /*
2  * (C) Copyright 2006
3  * Texas Instruments, <www.ti.com>
4  * Jian Zhang <jzhang@ti.com>
5  * Richard Woodruff <r-woodruff2@ti.com>
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25
26 #include <common.h>
27 #include <command.h>
28 #include <part.h>
29 #include <fat.h>
30 #include <asm/arch/cpu.h>
31 #include <asm/arch/bits.h>
32 #include <asm/arch/mux.h>
33 #include <asm/arch/gpio.h>
34 #include <asm/arch/sys_proto.h>
35 #include <asm/arch/sys_info.h>
36 #include <asm/arch/clocks.h>
37 #include <asm/arch/mem.h>
38
39 /* params for XM */
40 #define CORE_DPLL_PARAM_M2      0x09
41 #define CORE_DPLL_PARAM_M       0x360
42 #define CORE_DPLL_PARAM_N       0xC
43
44 /* BeagleBoard revisions */
45 #define REVISION_AXBX           0x7
46 #define REVISION_CX             0x6
47 #define REVISION_C4             0x5
48 #define REVISION_XM             0x0
49
50 /* Used to index into DPLL parameter tables */
51 struct dpll_param {
52         unsigned int m;
53         unsigned int n;
54         unsigned int fsel;
55         unsigned int m2;
56 };
57
58 typedef struct dpll_param dpll_param;
59
60 /* Following functions are exported from lowlevel_init.S */
61 extern dpll_param *get_mpu_dpll_param();
62 extern dpll_param *get_iva_dpll_param();
63 extern dpll_param *get_core_dpll_param();
64 extern dpll_param *get_per_dpll_param();
65
66 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
67 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
68 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
69 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
70
71 /*******************************************************
72  * Routine: delay
73  * Description: spinning delay to use before udelay works
74  ******************************************************/
75 static inline void delay(unsigned long loops)
76 {
77         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
78                           "bne 1b":"=r" (loops):"0"(loops));
79 }
80
81 void udelay (unsigned long usecs) {
82         delay(usecs);
83 }
84
85 /*****************************************
86  * Routine: board_init
87  * Description: Early hardware init.
88  *****************************************/
89 int board_init(void)
90 {
91         return 0;
92 }
93
94 /*************************************************************
95  * Routine: get_mem_type(void) - returns the kind of memory connected
96  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
97  *************************************************************/
98 u32 get_mem_type(void)
99 {
100         
101         if (beagle_revision() == REVISION_XM)
102                 return GPMC_NONE;
103
104         u32   mem_type = get_sysboot_value();
105         switch (mem_type) {
106         case 0:
107         case 2:
108         case 4:
109         case 16:
110         case 22:
111                 return GPMC_ONENAND;
112
113         case 1:
114         case 12:
115         case 15:
116         case 21:
117         case 27:
118                 return GPMC_NAND;
119
120         case 3:
121         case 6:
122                 return MMC_ONENAND;
123
124         case 8:
125         case 11:
126         case 14:
127         case 20:
128         case 26:
129                 return GPMC_MDOC;
130
131         case 17:
132         case 18:
133         case 24:
134                 return MMC_NAND;
135
136         case 7:
137         case 10:
138         case 13:
139         case 19:
140         case 25:
141         default:
142                 return GPMC_NOR;
143         }
144 }
145
146 /******************************************
147  * cpu_is_3410(void) - returns true for 3410
148  ******************************************/
149 u32 cpu_is_3410(void)
150 {
151         int status;
152         if (get_cpu_rev() < CPU_3430_ES2) {
153                 return 0;
154         } else {
155                 /* read scalability status and return 1 for 3410*/
156                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
157                 /* Check whether MPU frequency is set to 266 MHz which
158                  * is nominal for 3410. If yes return true else false
159                  */
160                 if (((status >> 8) & 0x3) == 0x2)
161                         return 1;
162                 else
163                         return 0;
164         }
165 }
166
167 /******************************************
168  * beagle_identify
169  * Description: Detect if we are running on a Beagle revision Ax/Bx,
170  *              C1/2/3, C4 or D. This can be done by reading
171  *              the level of GPIO173, GPIO172 and GPIO171. This should
172  *              result in
173  *              GPIO173, GPIO172, GPIO171: 1 1 1 => Ax/Bx
174  *              GPIO173, GPIO172, GPIO171: 1 1 0 => C1/2/3
175  *              GPIO173, GPIO172, GPIO171: 1 0 1 => C4
176  *              GPIO173, GPIO172, GPIO171: 0 0 0 => XM
177  *              default                          => XM
178  ******************************************/
179 int beagle_revision(void)
180 {
181         int rev;
182
183         omap_request_gpio(171);
184         omap_request_gpio(172);
185         omap_request_gpio(173);
186         omap_set_gpio_direction(171, 1);
187         omap_set_gpio_direction(172, 1);
188         omap_set_gpio_direction(173, 1);
189
190         rev = omap_get_gpio_datain(173) << 2 |
191                 omap_get_gpio_datain(172) << 1 |
192                 omap_get_gpio_datain(171);
193
194         /* Default newer board revisions to XM */
195         switch(rev) {
196         case REVISION_AXBX:
197         case REVISION_CX:
198         case REVISION_C4:
199                 break;
200         case REVISION_XM:
201         default:
202                 rev = REVISION_XM;
203         }
204
205         omap_free_gpio(171);
206         omap_free_gpio(172);
207         omap_free_gpio(173);
208
209         return rev;
210 }
211
212 #ifdef CFG_3430SDRAM_DDR
213
214 #define MICRON_DDR      0
215 #define NUMONYX_MCP     1
216 int identify_xm_ddr()
217 {
218         int     mfr, id;
219
220         __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
221         __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
222         __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
223         __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
224         __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
225         __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
226
227         /* Enable the GPMC Mapping */
228         __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
229                              ((NAND_BASE_ADR>>24) & 0x3F) |
230                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
231         delay(2000);
232
233         nand_readid(&mfr, &id);
234         if (mfr == 0)
235                 return MICRON_DDR;
236         if ((mfr == 0x20) && (id == 0xba))
237                 return NUMONYX_MCP;
238 }
239 /*********************************************************************
240  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
241  *********************************************************************/
242 void config_3430sdram_ddr(void)
243 {
244         /* reset sdrc controller */
245         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
246         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
247         __raw_writel(0, SDRC_SYSCONFIG);
248
249         /* setup sdrc to ball mux */
250         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
251
252         switch(beagle_revision()) {
253         case REVISION_C4:
254                 if (identify_xm_ddr() == NUMONYX_MCP) {
255                         __raw_writel(0x4, SDRC_CS_CFG); /* 512MB/bank */
256                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_0);
257                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_1);
258                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
259                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
260                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
261                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
262                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
263                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
264                 } else {
265                         __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
266                         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
267                         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
268                         __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
269                         __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
270                         __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
271                         __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
272                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
273                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
274                 }
275                 break;
276         case REVISION_XM:
277                 if (identify_xm_ddr() == MICRON_DDR) {
278                         __raw_writel(0x2, SDRC_CS_CFG); /* 256MB/bank */
279                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_0);
280                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_MICRON_XM, SDRC_MCFG_1);
281                         __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_0);
282                         __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_0);
283                         __raw_writel(MICRON_V_ACTIMA_200, SDRC_ACTIM_CTRLA_1);
284                         __raw_writel(MICRON_V_ACTIMB_200, SDRC_ACTIM_CTRLB_1);
285                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_0);
286                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_200MHz, SDRC_RFR_CTRL_1);
287                 } else {
288                         __raw_writel(0x4, SDRC_CS_CFG); /* 512MB/bank */
289                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_0);
290                         __raw_writel(SDP_SDRC_MDCFG_0_DDR_NUMONYX_XM, SDRC_MCFG_1);
291                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
292                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
293                         __raw_writel(NUMONYX_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
294                         __raw_writel(NUMONYX_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
295                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
296                         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
297                 }
298                 break;
299         default:
300                 __raw_writel(0x1, SDRC_CS_CFG); /* 128MB/bank */
301                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
302                 __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
303                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_0);
304                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_0);
305                 __raw_writel(MICRON_V_ACTIMA_165, SDRC_ACTIM_CTRLA_1);
306                 __raw_writel(MICRON_V_ACTIMB_165, SDRC_ACTIM_CTRLB_1);
307                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
308                 __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_1);
309         }
310
311         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
312
313         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
314         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
315         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
316
317         delay(5000);
318
319         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
320         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
321
322         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
323         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
324
325         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
326         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
327
328         /* set mr0 */
329         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
330         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
331
332         /* set up dll */
333         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
334         delay(0x2000);  /* give time to lock */
335
336 }
337 #endif /* CFG_3430SDRAM_DDR */
338
339 /*************************************************************
340  * get_sys_clk_speed - determine reference oscillator speed
341  *  based on known 32kHz clock and gptimer.
342  *************************************************************/
343 u32 get_osc_clk_speed(void)
344 {
345         u32 start, cstart, cend, cdiff, cdiv, val;
346
347         val = __raw_readl(PRM_CLKSRC_CTRL);
348
349         if (val & SYSCLKDIV_2)
350                 cdiv = 2;
351         else
352                 cdiv = 1;
353
354         /* enable timer2 */
355         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
356         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
357
358         /* Enable I and F Clocks for GPT1 */
359         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
360         __raw_writel(val, CM_ICLKEN_WKUP);
361         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
362         __raw_writel(val, CM_FCLKEN_WKUP);
363
364         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
365         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
366         /* enable 32kHz source */
367         /* enabled out of reset */
368         /* determine sys_clk via gauging */
369
370         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
371         while (__raw_readl(S32K_CR) < start) ;  /* dead loop till start time */
372         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
373         while (__raw_readl(S32K_CR) < (start + 20)) ;   /* wait for 40 cycles */
374         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
375         cdiff = cend - cstart;  /* get elapsed ticks */
376         cdiff *= cdiv;
377
378         /* based on number of ticks assign speed */
379         if (cdiff > 19000)
380                 return S38_4M;
381         else if (cdiff > 15200)
382                 return S26M;
383         else if (cdiff > 13000)
384                 return S24M;
385         else if (cdiff > 9000)
386                 return S19_2M;
387         else if (cdiff > 7600)
388                 return S13M;
389         else
390                 return S12M;
391 }
392
393 /******************************************************************************
394  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
395  *   -- input oscillator clock frequency.
396  *
397  *****************************************************************************/
398 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
399 {
400         if (osc_clk == S38_4M)
401                 *sys_clkin_sel = 4;
402         else if (osc_clk == S26M)
403                 *sys_clkin_sel = 3;
404         else if (osc_clk == S19_2M)
405                 *sys_clkin_sel = 2;
406         else if (osc_clk == S13M)
407                 *sys_clkin_sel = 1;
408         else if (osc_clk == S12M)
409                 *sys_clkin_sel = 0;
410 }
411
412 /******************************************************************************
413  * prcm_init() - inits clocks for PRCM as defined in clocks.h
414  *   -- called from SRAM, or Flash (using temp SRAM stack).
415  *****************************************************************************/
416 void prcm_init(void)
417 {
418         u32 osc_clk = 0, sys_clkin_sel;
419         dpll_param *dpll_param_p;
420         u32 clk_index, sil_index;
421
422         /* Gauge the input clock speed and find out the sys_clkin_sel
423          * value corresponding to the input clock.
424          */
425         osc_clk = get_osc_clk_speed();
426         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
427
428         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
429
430         /* If the input clock is greater than 19.2M always divide/2 */
431         if (sys_clkin_sel > 2) {
432                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
433                 clk_index = sys_clkin_sel / 2;
434         } else {
435                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
436                 clk_index = sys_clkin_sel;
437         }
438
439         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
440
441         /* The DPLL tables are defined according to sysclk value and
442          * silicon revision. The clk_index value will be used to get
443          * the values for that input sysclk from the DPLL param table
444          * and sil_index will get the values for that SysClk for the
445          * appropriate silicon rev.
446          */
447         sil_index = get_cpu_rev() - 1;
448
449         /* Unlock MPU DPLL (slows things down, and needed later) */
450         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
451         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
452
453         /* Getting the base address of Core DPLL param table */
454         dpll_param_p = (dpll_param *) get_core_dpll_param();
455         /* Moving it to the right sysclk and ES rev base */
456         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
457         /* CORE DPLL */
458         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
459         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
460         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
461
462          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
463         work. write another value and then default value. */
464         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
465         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
466         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
467         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
468         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
469         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
470         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
471         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
472         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
473         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
474         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
475         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
476         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
477         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
478         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
479
480         /* Getting the base address to PER  DPLL param table */
481         dpll_param_p = (dpll_param *) get_per_dpll_param();
482         /* Moving it to the right sysclk base */
483         dpll_param_p = dpll_param_p + clk_index;
484         /* PER DPLL */
485         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
486         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
487         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
488         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
489         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
490         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
491
492         if (beagle_revision() == REVISION_XM) {
493                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2);   /* set M2 */
494                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M);   /* set m */
495                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);    /* set n */
496         } else {
497                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
498                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
499                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
500         }
501
502         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
503         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
504         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
505
506         /* Getting the base address to MPU DPLL param table */
507         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
508
509         /* Moving it to the right sysclk and ES rev base */
510         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
511
512         /* MPU DPLL (unlocked already) */
513         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
514         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
515         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
516         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
517         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
518         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
519
520         /* Getting the base address to IVA DPLL param table */
521         dpll_param_p = (dpll_param *) get_iva_dpll_param();
522         /* Moving it to the right sysclk and ES rev base */
523         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
524         /* IVA DPLL (set to 12*20=240MHz) */
525         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
526         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
527         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
528         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
529         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
530         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
531         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
532         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
533
534         /* Set up GPTimers to sys_clk source only */
535         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
536         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
537
538         delay(5000);
539 }
540
541 /*****************************************
542  * Routine: secure_unlock
543  * Description: Setup security registers for access
544  * (GP Device only)
545  *****************************************/
546 void secure_unlock(void)
547 {
548         /* Permission values for registers -Full fledged permissions to all */
549 #define UNLOCK_1 0xFFFFFFFF
550 #define UNLOCK_2 0x00000000
551 #define UNLOCK_3 0x0000FFFF
552         /* Protection Module Register Target APE (PM_RT) */
553         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
554         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
555         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
556         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
557
558         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
559         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
560         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
561
562         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
563         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
564         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
565         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
566
567         /* IVA Changes */
568         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
569         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
570         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
571
572         __raw_writel(UNLOCK_1, SMS_RG_ATT0);    /* SDRC region 0 public */
573 }
574
575 /**********************************************************
576  * Routine: try_unlock_sram()
577  * Description: If chip is GP type, unlock the SRAM for
578  *  general use.
579  ***********************************************************/
580 void try_unlock_memory(void)
581 {
582         int mode;
583
584         /* if GP device unlock device SRAM for general use */
585         /* secure code breaks for Secure/Emulation device - HS/E/T */
586         mode = get_device_type();
587         if (mode == GP_DEVICE)
588                 secure_unlock();
589         return;
590 }
591
592 /**********************************************************
593  * Routine: s_init
594  * Description: Does early system init of muxing and clocks.
595  * - Called at time when only stack is available.
596  **********************************************************/
597
598 void s_init(void)
599 {
600         watchdog_init();
601 #ifdef CONFIG_3430_AS_3410
602         /* setup the scalability control register for
603          * 3430 to work in 3410 mode
604          */
605         __raw_writel(0x5ABF, CONTROL_SCALABLE_OMAP_OCP);
606 #endif
607         try_unlock_memory();
608         set_muxconf_regs();
609         delay(100);
610         per_clocks_enable();
611         prcm_init();
612         config_3430sdram_ddr();
613 }
614
615 /*******************************************************
616  * Routine: misc_init_r
617  * Description: Init ethernet (done here so udelay works)
618  ********************************************************/
619 int misc_init_r(void)
620 {
621         int rev;
622
623         rev = beagle_revision();
624         switch (rev) {
625         case REVISION_AXBX:
626                 printf("Beagle Rev Ax/Bx\n");
627                 break;
628         case REVISION_CX:
629                 printf("Beagle Rev C1/C2/C3\n");
630                 break;
631         case REVISION_C4:
632                 if (identify_xm_ddr() == NUMONYX_MCP)
633                         printf("Beagle Rev C4 from Special Computing\n");
634                 else
635                         printf("Beagle Rev C4\n");
636                 break;
637         case REVISION_XM:
638                 printf("Beagle xM\n");
639                 break;
640         default:
641                 printf("Beagle unknown 0x%02x\n", rev);
642         }
643
644         return 0;
645 }
646
647 /******************************************************
648  * Routine: wait_for_command_complete
649  * Description: Wait for posting to finish on watchdog
650  ******************************************************/
651 void wait_for_command_complete(unsigned int wd_base)
652 {
653         int pending = 1;
654         do {
655                 pending = __raw_readl(wd_base + WWPS);
656         } while (pending);
657 }
658
659 /****************************************
660  * Routine: watchdog_init
661  * Description: Shut down watch dogs
662  *****************************************/
663 void watchdog_init(void)
664 {
665         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
666          * either taken care of by ROM (HS/EMU) or not accessible (GP).
667          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
668          * should not be running and does not generate a PRCM reset.
669          */
670         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
671         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
672         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5);   /* some issue here */
673
674         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
675         wait_for_command_complete(WD2_BASE);
676         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
677 }
678
679 /**********************************************
680  * Routine: dram_init
681  * Description: sets uboots idea of sdram size
682  **********************************************/
683 int dram_init(void)
684 {
685         return 0;
686 }
687
688 /*****************************************************************
689  * Routine: peripheral_enable
690  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
691  ******************************************************************/
692 void per_clocks_enable(void)
693 {
694         /* Enable GP2 timer. */
695         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
696         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
697         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
698
699 #ifdef CFG_NS16550
700         /* UART1 clocks */
701         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
702         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
703
704         /* UART 3 Clocks */
705         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
706         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
707
708 #endif
709
710 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
711         /* Turn on all 3 I2C clocks */
712         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
713         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
714 #endif
715
716         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
717         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
718
719         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
720         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
721         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
722         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
723         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
724         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
725         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
726         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
727         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
728         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
729         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
730         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
731
732         /* Enable GPIO 5 & GPIO 6 clocks */
733         sr32(CM_FCLKEN_PER, 17, 2, 0x3);
734         sr32(CM_ICLKEN_PER, 17, 2, 0x3);
735
736         delay(1000);
737 }
738
739 /* Set MUX for UART, GPMC, SDRC, GPIO */
740
741 #define         MUX_VAL(OFFSET,VALUE)\
742                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
743
744 #define         CP(x)   (CONTROL_PADCONF_##x)
745 /*
746  * IEN  - Input Enable
747  * IDIS - Input Disable
748  * PTD  - Pull type Down
749  * PTU  - Pull type Up
750  * DIS  - Pull type selection is inactive
751  * EN   - Pull type selection is active
752  * M0   - Mode 0
753  * The commented string gives the final mux configuration for that pin
754  */
755 #define MUX_DEFAULT()\
756         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
757         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
758         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
759         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
760         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
761         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
762         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
763         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
764         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
765         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
766         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
767         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
768         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
769         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
770         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
771         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
772         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
773         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
774         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
775         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
776         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
777         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
778         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
779         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
780         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
781         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
782         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
783         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
784         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
785         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
786         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
787         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
788         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
789         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
790         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
791         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
792         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
793         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
794         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
795         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
796         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
797         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
798         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
799         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
800         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
801         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
802         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
803         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
804         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
805         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
806         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
807         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
808         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
809         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
810         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
811         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
812         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
813         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
814         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
815         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
816         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
817         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
818         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
819         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
820         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
821         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
822         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
823         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
824         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTD | DIS | M0)) /*GPMC_nCS5*/\
825         MUX_VAL(CP(GPMC_nCS6),      (IEN  | PTD | DIS | M1)) /*GPMC_nCS6*/\
826         MUX_VAL(CP(GPMC_nCS7),      (IEN  | PTU | EN  | M1)) /*GPMC_nCS7*/\
827         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
828         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
829         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
830         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
831         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
832         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPIO_61*/\
833         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
834         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
835         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
836         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M0)) /*GPIO_64*/\
837         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M0)) /*GPIO_65*/\
838         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
839         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
840         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
841         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
842         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
843         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
844         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
845         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
846         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
847         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
848         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
849         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
850         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
851         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
852         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
853         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
854         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M4)) /*GPIO_149*/\
855         MUX_VAL(CP(UART1_CTS),      (IDIS | PTD | DIS | M4)) /*GPIO_150*/\
856         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
857         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
858         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
859         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
860         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
861         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
862         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
863         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
864         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
865         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
866         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
867         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
868         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
869         MUX_VAL(CP(McSPI1_CLK),     (IEN  | PTU | EN  | M4)) /*GPIO_171*/\
870         MUX_VAL(CP(McSPI1_SIMO),    (IEN  | PTU | EN  | M4)) /*GPIO_172*/\
871         MUX_VAL(CP(McSPI1_SOMI),    (IEN  | PTU | EN  | M4)) /*GPIO_173*/\
872         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
873         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
874         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
875         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
876         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
877         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
878         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
879         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
880         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
881         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
882         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
883         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
884         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
885         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
886         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
887         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
888         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
889         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
890         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
891         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
892         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
893         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
894         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
895         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
896         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
897         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29 */\
898         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
899         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
900
901 /**********************************************************
902  * Routine: set_muxconf_regs
903  * Description: Setting up the configuration Mux registers
904  *              specific to the hardware. Many pins need
905  *              to be moved from protect to primary mode.
906  *********************************************************/
907 void set_muxconf_regs(void)
908 {
909         MUX_DEFAULT();
910 }
911
912 /**********************************************************
913  * Routine: nand+_init
914  * Description: Set up nand for nand and jffs2 commands
915  *********************************************************/
916
917 int nand_init(void)
918 {
919         /* global settings */
920         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
921         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
922         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
923
924         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
925          *  We configure only GPMC CS0 with required values. Configiring other devices
926          *  at other CS is done in u-boot. So we don't have to bother doing it here.
927          */
928         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
929         delay(1000);
930
931 #ifdef CFG_NAND_K9F1G08R0A
932         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)) {
933                 __raw_writel(M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
934                 __raw_writel(M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
935                 __raw_writel(M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
936                 __raw_writel(M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
937                 __raw_writel(M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
938                 __raw_writel(M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
939
940                 /* Enable the GPMC Mapping */
941                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
942                              ((NAND_BASE_ADR>>24) & 0x3F) |
943                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
944                 delay(2000);
945
946                 if (nand_chip()) {
947 #ifdef CFG_PRINTF
948                         printf("Unsupported Chip!\n");
949 #endif
950                         return 1;
951                 }
952         }
953 #endif
954
955 #ifdef CFG_ONENAND
956         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)) {
957                 __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
958                 __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
959                 __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
960                 __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
961                 __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
962                 __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
963
964                 /* Enable the GPMC Mapping */
965                 __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
966                              ((ONENAND_BASE>>24) & 0x3F) |
967                              (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
968                 delay(2000);
969
970                 if (onenand_chip()) {
971 #ifdef CFG_PRINTF
972                         printf("OneNAND Unsupported !\n");
973 #endif
974                         return 1;
975                 }
976         }
977 #endif
978         return 0;
979 }
980
981 #define DEBUG_LED1                      149     /* gpio */
982 #define DEBUG_LED2                      150     /* gpio */
983
984 void blinkLEDs()
985 {
986         void *p;
987
988         /* Alternately turn the LEDs on and off */
989         p = (unsigned long *)OMAP34XX_GPIO5_BASE;
990         while (1) {
991                 /* turn LED1 on and LED2 off */
992                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED1 % 32);
993                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED2 % 32);
994
995                 /* delay for a while */
996                 delay(1000);
997
998                 /* turn LED1 off and LED2 on */
999                 *(unsigned long *)(p + 0x90) = 1 << (DEBUG_LED1 % 32);
1000                 *(unsigned long *)(p + 0x94) = 1 << (DEBUG_LED2 % 32);
1001
1002                 /* delay for a while */
1003                 delay(1000);
1004         }
1005 }
1006
1007 /* optionally do something like blinking LED */
1008 void board_hang(void)
1009 {
1010         while (1)
1011                 blinkLEDs();
1012 }
1013
1014 /******************************************************************************
1015  * Dummy function to handle errors for EABI incompatibility
1016  *****************************************************************************/
1017 void raise(void)
1018 {
1019 }
1020
1021 /******************************************************************************
1022  * Dummy function to handle errors for EABI incompatibility
1023  *****************************************************************************/
1024 void abort(void)
1025 {
1026 }