OMAP3: Move wait_on_value() function to not duplicate code
[x-loader:tajourias-tajourias-x-loader.git] / board / omap3430sdp / omap3430sdp.c
1 /*
2  * (C) Copyright 2006
3  * Texas Instruments, <www.ti.com>
4  * Jian Zhang <jzhang@ti.com>
5  * Richard Woodruff <r-woodruff2@ti.com>
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25 #include <common.h>
26 #include <command.h>
27 #include <part.h>
28 #include <fat.h>
29 #include <asm/arch/cpu.h>
30 #include <asm/arch/bits.h>
31 #include <asm/arch/mux.h>
32 #include <asm/arch/sys_proto.h>
33 #include <asm/arch/sys_info.h>
34 #include <asm/arch/clocks.h>
35 #include <asm/arch/mem.h>
36
37 /* Used to index into DPLL parameter tables */
38 struct dpll_param {
39         unsigned int m;
40         unsigned int n;
41         unsigned int fsel;
42         unsigned int m2;
43 };
44
45 typedef struct dpll_param dpll_param;
46
47 #define MAX_SIL_INDEX   3
48
49 /* Following functions are exported from lowlevel_init.S */
50 extern dpll_param * get_mpu_dpll_param();
51 extern dpll_param * get_iva_dpll_param();
52 extern dpll_param * get_core_dpll_param();
53 extern dpll_param * get_per_dpll_param();
54
55 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
56 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
57 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
58 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
59
60 /*******************************************************
61  * Routine: delay
62  * Description: spinning delay to use before udelay works
63  ******************************************************/
64 static inline void delay(unsigned long loops)
65 {
66         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
67                           "bne 1b":"=r" (loops):"0"(loops));
68 }
69
70 /*****************************************
71  * Routine: board_init
72  * Description: Early hardware init.
73  *****************************************/
74 int board_init (void)
75 {
76         return 0;
77 }
78
79 /******************************************
80  * cpu_is_3410(void) - returns true for 3410
81  ******************************************/
82 u32 cpu_is_3410(void)
83 {
84         int status;
85         if(get_cpu_rev() < CPU_3430_ES2) {
86                 return 0;
87         } else {
88                 /* read scalability status and return 1 for 3410*/
89                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
90                 /* Check whether MPU frequency is set to 266 MHz which
91                  * is nominal for 3410. If yes return true else false
92                  */
93                 if (((status >> 8) & 0x3) == 0x2)
94                         return 1;
95                 else
96                         return 0;
97         }
98 }
99
100 #ifdef CFG_3430SDRAM_DDR
101 /*********************************************************************
102  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
103  *********************************************************************/
104 void config_3430sdram_ddr(void)
105 {
106         /* reset sdrc controller */
107         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
108         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
109         __raw_writel(0, SDRC_SYSCONFIG);
110
111         /* setup sdrc to ball mux */
112         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
113
114         /* set mdcfg */
115         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
116
117         /* set timing */
118         __raw_writel(SDP_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
119         __raw_writel(SDP_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
120         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
121
122         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
123         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
124         delay(5000);
125         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
126         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
127         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
128
129         /* set mr0 */
130         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
131
132         /* set up dll */
133         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
134         delay(0x2000);  /* give time to lock */
135
136 }
137 #endif // CFG_3430SDRAM_DDR
138
139 /*************************************************************
140  * get_sys_clk_speed - determine reference oscillator speed
141  *  based on known 32kHz clock and gptimer.
142  *************************************************************/
143 u32 get_osc_clk_speed(void)
144 {
145         u32 start, cstart, cend, cdiff, val;
146
147         val = __raw_readl(PRM_CLKSRC_CTRL);
148         /* If SYS_CLK is being divided by 2, remove for now */
149         val = (val & (~BIT7)) | BIT6;
150         __raw_writel(val, PRM_CLKSRC_CTRL);
151
152         /* enable timer2 */
153         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
154         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
155
156         /* Enable I and F Clocks for GPT1 */
157         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
158         __raw_writel(val, CM_ICLKEN_WKUP);
159         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
160         __raw_writel(val, CM_FCLKEN_WKUP);
161
162         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
163         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
164         /* enable 32kHz source *//* enabled out of reset */
165         /* determine sys_clk via gauging */
166
167         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
168         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
169         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
170         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
171         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
172         cdiff = cend - cstart;                          /* get elapsed ticks */
173
174         /* based on number of ticks assign speed */
175         if (cdiff > 19000)
176                 return (S38_4M);
177         else if (cdiff > 15200)
178                 return (S26M);
179         else if (cdiff > 13000)
180                 return (S24M);
181         else if (cdiff > 9000)
182                 return (S19_2M);
183         else if (cdiff > 7600)
184                 return (S13M);
185         else
186                 return (S12M);
187 }
188
189 /******************************************************************************
190  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
191  *   -- input oscillator clock frequency.
192  *
193  *****************************************************************************/
194 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
195 {
196         if(osc_clk == S38_4M)
197                 *sys_clkin_sel=  4;
198         else if(osc_clk == S26M)
199                 *sys_clkin_sel = 3;
200         else if(osc_clk == S19_2M)
201                 *sys_clkin_sel = 2;
202         else if(osc_clk == S13M)
203                 *sys_clkin_sel = 1;
204         else if(osc_clk == S12M)
205                 *sys_clkin_sel = 0;
206 }
207
208 /******************************************************************************
209  * prcm_init() - inits clocks for PRCM as defined in clocks.h
210  *   -- called from SRAM, or Flash (using temp SRAM stack).
211  *****************************************************************************/
212 void prcm_init(void)
213 {
214         u32 osc_clk=0, sys_clkin_sel;
215         dpll_param *dpll_param_p;
216         u32 clk_index, sil_index;
217
218         /* Gauge the input clock speed and find out the sys_clkin_sel
219          * value corresponding to the input clock.
220          */
221         osc_clk = get_osc_clk_speed();
222         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
223
224         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
225
226         /* If the input clock is greater than 19.2M always divide/2 */
227         if(sys_clkin_sel > 2) {
228                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
229                 clk_index = sys_clkin_sel/2;
230         } else {
231                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
232                 clk_index = sys_clkin_sel;
233         }
234
235         /* The DPLL tables are defined according to sysclk value and
236          * silicon revision. The clk_index value will be used to get
237          * the values for that input sysclk from the DPLL param table
238          * and sil_index will get the values for that SysClk for the
239          * appropriate silicon rev.
240          */
241         if(cpu_is_3410())
242                 sil_index = 2;
243         else {
244                 if(get_cpu_rev() == CPU_3430_ES1)
245                         sil_index = 0;
246                 else if(get_cpu_rev() == CPU_3430_ES2)
247                         sil_index = 1;
248         }       
249
250         /* Unlock MPU DPLL (slows things down, and needed later) */
251         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
252         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
253
254         /* Getting the base address of Core DPLL param table*/
255         dpll_param_p = (dpll_param *)get_core_dpll_param();
256         /* Moving it to the right sysclk and ES rev base */
257         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
258         /* CORE DPLL */
259         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
260         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
261         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
262         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
263         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
264         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
265         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
266         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
267         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
268         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
269         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
270         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
271         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
272         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
273         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
274         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
275         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
276
277         /* Getting the base address to PER  DPLL param table*/
278         dpll_param_p = (dpll_param *)get_per_dpll_param();
279         /* Moving it to the right sysclk base */
280         dpll_param_p = dpll_param_p + clk_index;
281         /* PER DPLL */
282         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
283         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
284         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
285         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
286         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
287         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
288         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
289         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
290         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
291         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
292         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
293         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
294
295         /* Getting the base address to MPU DPLL param table*/
296         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
297         /* Moving it to the right sysclk and ES rev base */
298         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
299         /* MPU DPLL (unlocked already) */
300         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
301         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
302         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
303         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
304         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
305         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
306
307         /* Getting the base address to IVA DPLL param table*/
308         dpll_param_p = (dpll_param *)get_iva_dpll_param();
309         /* Moving it to the right sysclk and ES rev base */
310         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
311         /* IVA DPLL (set to 12*20=240MHz) */
312         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
313         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
314         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
315         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
316         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
317         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
318         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
319         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
320
321         /* Set up GPTimers to sys_clk source only */
322         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
323         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
324
325         delay(5000);
326 }
327
328 /*****************************************
329  * Routine: secure_unlock
330  * Description: Setup security registers for access
331  * (GP Device only)
332  *****************************************/
333 void secure_unlock(void)
334 {
335         /* Permission values for registers -Full fledged permissions to all */
336         #define UNLOCK_1 0xFFFFFFFF
337         #define UNLOCK_2 0x00000000
338         #define UNLOCK_3 0x0000FFFF
339         /* Protection Module Register Target APE (PM_RT)*/
340         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
341         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
342         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
343         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
344
345         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
346         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
347         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
348
349         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
350         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
351         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
352         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
353
354         /* IVA Changes */
355         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
356         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
357         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
358
359         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
360 }
361
362 /**********************************************************
363  * Routine: try_unlock_sram()
364  * Description: If chip is GP type, unlock the SRAM for
365  *  general use.
366  ***********************************************************/
367 void try_unlock_memory(void)
368 {
369         int mode;
370
371         /* if GP device unlock device SRAM for general use */
372         /* secure code breaks for Secure/Emulation device - HS/E/T*/
373         mode = get_device_type();
374         if (mode == GP_DEVICE) {
375                 secure_unlock();
376         }
377         return;
378 }
379
380 /**********************************************************
381  * Routine: s_init
382  * Description: Does early system init of muxing and clocks.
383  * - Called at time when only stack is available.
384  **********************************************************/
385
386 void s_init(void)
387 {
388         watchdog_init();
389 #ifdef CONFIG_3430_AS_3410
390         /* setup the scalability control register for 
391          * 3430 to work in 3410 mode
392          */
393         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
394 #endif
395         try_unlock_memory();
396         set_muxconf_regs();
397         delay(100);
398         prcm_init();
399         per_clocks_enable();
400         config_3430sdram_ddr();
401 }
402
403 /*******************************************************
404  * Routine: misc_init_r
405  * Description: Init ethernet (done here so udelay works)
406  ********************************************************/
407 int misc_init_r (void)
408 {
409         return(0);
410 }
411
412 /******************************************************
413  * Routine: wait_for_command_complete
414  * Description: Wait for posting to finish on watchdog
415  ******************************************************/
416 void wait_for_command_complete(unsigned int wd_base)
417 {
418         int pending = 1;
419         do {
420                 pending = __raw_readl(wd_base + WWPS);
421         } while (pending);
422 }
423
424 /****************************************
425  * Routine: watchdog_init
426  * Description: Shut down watch dogs
427  *****************************************/
428 void watchdog_init(void)
429 {
430         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
431          * either taken care of by ROM (HS/EMU) or not accessible (GP).
432          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
433          * should not be running and does not generate a PRCM reset.
434          */
435         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
436         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
437         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
438
439         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
440         wait_for_command_complete(WD2_BASE);
441         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
442 }
443
444 /**********************************************
445  * Routine: dram_init
446  * Description: sets uboots idea of sdram size
447  **********************************************/
448 int dram_init (void)
449 {
450         return 0;
451 }
452
453 /*****************************************************************
454  * Routine: peripheral_enable
455  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
456  ******************************************************************/
457 void per_clocks_enable(void)
458 {
459         /* Enable GP2 timer. */
460         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
461         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
462         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
463
464 #ifdef CFG_NS16550
465         /* Enable UART1 clocks */
466         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
467         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
468 #endif
469         delay(1000);
470 }
471
472 /* Set MUX for UART, GPMC, SDRC, GPIO */
473
474 #define         MUX_VAL(OFFSET,VALUE)\
475                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
476
477 #define         CP(x)   (CONTROL_PADCONF_##x)
478 /*
479  * IEN  - Input Enable
480  * IDIS - Input Disable
481  * PTD  - Pull type Down
482  * PTU  - Pull type Up
483  * DIS  - Pull type selection is inactive
484  * EN   - Pull type selection is active
485  * M0   - Mode 0
486  * The commented string gives the final mux configuration for that pin
487  */
488 #define MUX_DEFAULT()\
489         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
490         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
491         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
492         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
493         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
494         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
495         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
496         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
497         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
498         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
499         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
500         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
501         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
502         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
503         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
504         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
505         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
506         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
507         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
508         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
509         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
510         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
511         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
512         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
513         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
514         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
515         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
516         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
517         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
518         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
519         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
520         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
521         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
522         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
523         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
524         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
525         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
526         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
527         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
528         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
529         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
530         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
531         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
532         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
533         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
534         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
535         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
536         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
537         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
538         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
539         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
540         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
541         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
542         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
543         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
544         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
545         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
546         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
547         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
548         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
549         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
550         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
551         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
552         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
553         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
554         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
555         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
556         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
557         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
558         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
559         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
560         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
561         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
562         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
563         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
564         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
565         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
566         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
567         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
568         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
569         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
570         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
571         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
572         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
573         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
574         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
575         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
576         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
577         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
578         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
579         MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
580         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
581         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
582         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
583         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
584         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
585         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
586         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
587         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
588         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
589         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
590         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
591         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
592         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
593         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
594         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
595         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
596         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
597         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
598         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
599         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
600         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
601         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
602         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
603         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
604         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
605         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
606         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
607
608 /**********************************************************
609  * Routine: set_muxconf_regs
610  * Description: Setting up the configuration Mux registers
611  *              specific to the hardware. Many pins need
612  *              to be moved from protect to primary mode.
613  *********************************************************/
614 void set_muxconf_regs(void)
615 {
616         MUX_DEFAULT();
617 }
618
619 /**********************************************************
620  * Routine: nand+_init
621  * Description: Set up nand for nand and jffs2 commands
622  *********************************************************/
623 int nand_init(void)
624 {
625         /* global settings */
626         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
627         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
628         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
629 #ifdef CFG_NAND
630         __raw_writel(0x001, GPMC_CONFIG);       /* set nWP, disable limited addr */
631 #endif
632
633         /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
634          *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
635          *  We configure only GPMC CS0 with required values. Configiring other devices
636          *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
637          */
638         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
639         delay(1000);
640
641 #ifdef CFG_NAND
642         __raw_writel( SMNAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
643         __raw_writel( SMNAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
644         __raw_writel( SMNAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
645         __raw_writel( SMNAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
646         __raw_writel( SMNAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
647         __raw_writel( SMNAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
648
649 #else /* CFG_ONENAND */
650         __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
651         __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
652         __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
653         __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
654         __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
655         __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
656 #endif
657
658         /* Enable the GPMC Mapping */
659         __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
660                      ((OMAP34XX_GPMC_CS0_MAP>>24) & 0x3F) |
661                      (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
662         delay(2000);
663 #if defined(CFG_NAND)
664         if (nand_chip()){
665 #ifdef CFG_PRINTF
666                 printf("Unsupported Chip!\n");
667 #endif
668                 return 1;
669         }
670 #elif defined(CFG_ONENAND)
671         if (onenand_chip()){
672 #ifdef CFG_PRINTF
673                 printf("OneNAND Unsupported !\n");
674 #endif
675                 return 1;
676         }
677 #endif
678         return 0;
679 }
680
681 #ifdef CFG_CMD_FAT
682 typedef int (mmc_boot_addr) (void);
683 int mmc_boot(void)
684 {
685        long size, i;
686        unsigned long offset = CFG_LOADADDR;
687        unsigned long count;
688        char buf[12];
689        block_dev_desc_t *dev_desc = NULL;
690        int dev = 0;
691        int part = 1;
692        char *ep;
693        unsigned char ret = 0;
694
695        printf("Starting X-loader on MMC \n");
696
697        ret = mmc_init(1);
698        if(ret == 0){
699                printf("\n MMC init failed \n");
700                return 0;
701        }
702
703        dev_desc = mmc_get_dev(0);
704        fat_register_device(dev_desc, 1);
705        size = file_fat_read("u-boot.bin", (unsigned char *)offset, 0);
706        if (size == -1) {
707                return 0;
708        }
709        printf("\n%ld Bytes Read from MMC \n", size);
710
711        printf("Starting OS Bootloader from MMC...\n");
712
713        ((mmc_boot_addr *) CFG_LOADADDR) ();
714
715        return 0;
716 }
717 #endif
718
719 /* optionally do something like blinking LED */
720 void board_hang (void)
721 { while (0) {};}