OMAP3: Move get_cpu_rev() function to not duplicate code
[x-loader:jpolsonazs-x-loader.git] / board / igep00x0 / igep00x0.c
1 /*
2  * (C) Copyright 2010
3  * ISEE 2007 SL <www.iseebcn.com>
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 #include <common.h>
25 #include <command.h>
26 #include <part.h>
27 #include <fat.h>
28 #include <asm/arch/cpu.h>
29 #include <asm/arch/bits.h>
30 #include <asm/arch/mux.h>
31 #include <asm/arch/sys_proto.h>
32 #include <asm/arch/sys_info.h>
33 #include <asm/arch/clocks.h>
34 #include <asm/arch/mem.h>
35 #include <asm/arch/gpio.h>
36
37 /* params for 37XX */
38 #define CORE_DPLL_PARAM_M2      0x09
39 #define CORE_DPLL_PARAM_M       0x360
40 #define CORE_DPLL_PARAM_N       0xC
41
42 /* Used to index into DPLL parameter tables */
43 struct dpll_param {
44         unsigned int m;
45         unsigned int n;
46         unsigned int fsel;
47         unsigned int m2;
48 };
49
50 typedef struct dpll_param dpll_param;
51
52 /* Following functions are exported from lowlevel_init.S */
53 extern dpll_param *get_mpu_dpll_param(void);
54 extern dpll_param *get_iva_dpll_param(void);
55 extern dpll_param *get_core_dpll_param(void);
56 extern dpll_param *get_per_dpll_param(void);
57
58 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
59 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
60 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
61 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
62
63 static char *rev_s[CPU_3XX_MAX_REV] = {
64                                 "1.0",
65                                 "2.0",
66                                 "2.1",
67                                 "3.0",
68                                 "3.1",
69                                 "UNKNOWN",
70                                 "UNKNOWN",
71                                 "3.1.2"};
72
73 /*******************************************************
74  * Routine: delay
75  * Description: spinning delay to use before udelay works
76  ******************************************************/
77 static inline void delay(unsigned long loops)
78 {
79         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
80                           "bne 1b":"=r" (loops):"0"(loops));
81 }
82
83 void udelay (unsigned long usecs) {
84         delay(usecs);
85 }
86
87 /*************************************************************
88  * Routine: get_mem_type(void) - returns the kind of memory connected
89  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
90  *************************************************************/
91 u32 get_mem_type(void)
92 {
93         return GPMC_ONENAND;
94 }
95
96 /*****************************************************************
97  * sr32 - clear & set a value in a bit range for a 32 bit address
98  *****************************************************************/
99 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
100 {
101         u32 tmp, msk = 0;
102         msk = 1 << num_bits;
103         --msk;
104         tmp = __raw_readl(addr) & ~(msk << start_bit);
105         tmp |= value << start_bit;
106         __raw_writel(tmp, addr);
107 }
108
109 /*********************************************************************
110  * wait_on_value() - common routine to allow waiting for changes in
111  *   volatile regs.
112  *********************************************************************/
113 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
114 {
115         u32 i = 0, val;
116         do {
117                 ++i;
118                 val = __raw_readl(read_addr) & read_bit_mask;
119                 if (val == match_value)
120                         return 1;
121                 if (i == bound)
122                         return 0;
123         } while (1);
124 }
125
126 /******************************************
127  * Print CPU information
128  ******************************************/
129 int print_cpuinfo (void)
130 {
131         char *cpu_family_s, *cpu_s, *sec_s;
132
133         switch (get_cpu_family()) {
134         case CPU_OMAP34XX:
135                 cpu_family_s = "OMAP";
136                 switch (get_cpu_type()) {
137                 case OMAP3503:
138                         cpu_s = "3503";
139                         break;
140                 case OMAP3515:
141                         cpu_s = "3515";
142                         break;
143                 case OMAP3525:
144                         cpu_s = "3525";
145                         break;
146                 case OMAP3530:
147                         cpu_s = "3530";
148                         break;
149                 default:
150                         cpu_s = "35XX";
151                         break;
152                 }
153                 break;
154         case CPU_AM35XX:
155                 cpu_family_s = "AM";
156                 switch (get_cpu_type()) {
157                 case AM3505:
158                         cpu_s = "3505";
159                         break;
160                 case AM3517:
161                         cpu_s = "3517";
162                         break;
163                 default:
164                         cpu_s = "35XX";
165                         break;
166                 }
167                 break;
168         case CPU_OMAP36XX:
169                 cpu_family_s = "OMAP";
170                 switch (get_cpu_type()) {
171                 case OMAP3730:
172                         cpu_s = "3630/3730";
173                         break;
174                 default:
175                         cpu_s = "36XX/37XX";
176                         break;
177                 }
178                 break;
179         default:
180                 cpu_family_s = "OMAP";
181                 cpu_s = "35XX";
182         }
183
184         switch (get_device_type()) {
185         case TST_DEVICE:
186                 sec_s = "TST";
187                 break;
188         case EMU_DEVICE:
189                 sec_s = "EMU";
190                 break;
191         case HS_DEVICE:
192                 sec_s = "HS";
193                 break;
194         case GP_DEVICE:
195                 sec_s = "GP";
196                 break;
197         default:
198                 sec_s = "?";
199         }
200
201         printf("%s%s-%s ES%s\n",
202                         cpu_family_s, cpu_s, sec_s, rev_s[get_cpu_rev()]);
203
204         return 0;
205 }
206
207 /*************************************************************
208  * get_sys_clk_speed - determine reference oscillator speed
209  *  based on known 32kHz clock and gptimer.
210  *************************************************************/
211 u32 get_osc_clk_speed(void)
212 {
213         u32 start, cstart, cend, cdiff, val;
214
215         val = __raw_readl(PRM_CLKSRC_CTRL);
216         /* If SYS_CLK is being divided by 2, remove for now */
217         val = (val & (~BIT7)) | BIT6;
218         __raw_writel(val, PRM_CLKSRC_CTRL);
219
220         /* enable timer2 */
221         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
222         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
223
224         /* Enable I and F Clocks for GPT1 */
225         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
226         __raw_writel(val, CM_ICLKEN_WKUP);
227         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
228         __raw_writel(val, CM_FCLKEN_WKUP);
229
230         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
231         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
232         /* enable 32kHz source */
233         /* enabled out of reset */
234         /* determine sys_clk via gauging */
235
236         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
237         while (__raw_readl(S32K_CR) < start) ;  /* dead loop till start time */
238         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
239         while (__raw_readl(S32K_CR) < (start + 20)) ;   /* wait for 40 cycles */
240         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
241         cdiff = cend - cstart;  /* get elapsed ticks */
242
243         /* based on number of ticks assign speed */
244         if (cdiff > 19000)
245                 return S38_4M;
246         else if (cdiff > 15200)
247                 return S26M;
248         else if (cdiff > 13000)
249                 return S24M;
250         else if (cdiff > 9000)
251                 return S19_2M;
252         else if (cdiff > 7600)
253                 return S13M;
254         else
255                 return S12M;
256 }
257
258 /******************************************************************************
259  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
260  *   -- input oscillator clock frequency.
261  *
262  *****************************************************************************/
263 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
264 {
265         if (osc_clk == S38_4M)
266                 *sys_clkin_sel = 4;
267         else if (osc_clk == S26M)
268                 *sys_clkin_sel = 3;
269         else if (osc_clk == S19_2M)
270                 *sys_clkin_sel = 2;
271         else if (osc_clk == S13M)
272                 *sys_clkin_sel = 1;
273         else if (osc_clk == S12M)
274                 *sys_clkin_sel = 0;
275 }
276
277 /******************************************************************************
278  * prcm_init() - inits clocks for PRCM as defined in clocks.h
279  *   -- called from SRAM, or Flash (using temp SRAM stack).
280  *****************************************************************************/
281 void prcm_init(void)
282 {
283         u32 osc_clk = 0, sys_clkin_sel;
284         dpll_param *dpll_param_p;
285         u32 clk_index, sil_index;
286
287         /* Gauge the input clock speed and find out the sys_clkin_sel
288          * value corresponding to the input clock.
289          */
290         osc_clk = get_osc_clk_speed();
291         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
292
293         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
294
295         /* If the input clock is greater than 19.2M always divide/2 */
296         if (sys_clkin_sel > 2) {
297                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
298                 clk_index = sys_clkin_sel / 2;
299         } else {
300                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
301                 clk_index = sys_clkin_sel;
302         }
303
304         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
305
306         /* The DPLL tables are defined according to sysclk value and
307          * silicon revision. The clk_index value will be used to get
308          * the values for that input sysclk from the DPLL param table
309          * and sil_index will get the values for that SysClk for the
310          * appropriate silicon rev.
311          */
312         sil_index = get_cpu_rev() - 1;
313
314         /* Unlock MPU DPLL (slows things down, and needed later) */
315         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
316         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
317
318         /* Getting the base address of Core DPLL param table */
319         dpll_param_p = (dpll_param *) get_core_dpll_param();
320         /* Moving it to the right sysclk and ES rev base */
321         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
322         /* CORE DPLL */
323         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
324         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
325         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
326
327          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
328         work. write another value and then default value. */
329         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
330         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
331         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
332         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
333         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
334         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
335         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
336         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
337         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
338         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
339         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
340         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
341         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
342         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
343         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
344
345         /* Getting the base address to PER  DPLL param table */
346         dpll_param_p = (dpll_param *) get_per_dpll_param();
347         /* Moving it to the right sysclk base */
348         dpll_param_p = dpll_param_p + clk_index;
349         /* PER DPLL */
350         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
351         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
352         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
353         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
354         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
355         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
356
357         if (get_cpu_family() == CPU_OMAP36XX) {
358                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2); /* set M2 */
359                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M); /* set m */
360                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);  /* set n */
361         } else {
362                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
363                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
364                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
365         }
366
367         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
368         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
369         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
370
371         /* Getting the base address to MPU DPLL param table */
372         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
373
374         /* Moving it to the right sysclk and ES rev base */
375         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
376
377         /* MPU DPLL (unlocked already) */
378         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
379         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
380         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
381         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
382         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
383         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
384
385         /* Getting the base address to IVA DPLL param table */
386         dpll_param_p = (dpll_param *) get_iva_dpll_param();
387         /* Moving it to the right sysclk and ES rev base */
388         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
389         /* IVA DPLL (set to 12*20=240MHz) */
390         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
391         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
392         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
393         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
394         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
395         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
396         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
397         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
398
399         /* Set up GPTimers to sys_clk source only */
400         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
401         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
402
403         delay(5000);
404 }
405
406 /*****************************************
407  * Routine: secure_unlock
408  * Description: Setup security registers for access
409  * (GP Device only)
410  *****************************************/
411 void secure_unlock(void)
412 {
413         /* Permission values for registers -Full fledged permissions to all */
414 #define UNLOCK_1 0xFFFFFFFF
415 #define UNLOCK_2 0x00000000
416 #define UNLOCK_3 0x0000FFFF
417         /* Protection Module Register Target APE (PM_RT) */
418         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
419         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
420         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
421         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
422
423         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
424         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
425         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
426
427         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
428         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
429         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
430         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
431
432         /* IVA Changes */
433         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
434         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
435         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
436
437         __raw_writel(UNLOCK_1, SMS_RG_ATT0);    /* SDRC region 0 public */
438 }
439
440 /**********************************************************
441  * Routine: try_unlock_sram()
442  * Description: If chip is GP type, unlock the SRAM for
443  *  general use.
444  ***********************************************************/
445 void try_unlock_memory(void)
446 {
447         int mode;
448
449         /* if GP device unlock device SRAM for general use */
450         /* secure code breaks for Secure/Emulation device - HS/E/T */
451         mode = get_device_type();
452         if (mode == GP_DEVICE)
453                 secure_unlock();
454         return;
455 }
456
457 /*********************************************************************
458  * config_sdram_m65kx002am() - 2 dice of 2Gb, DDR x32 I/O, 4KB page
459  *********************************************************************/
460 void config_sdram_m65kx002am(void)
461 {
462         /* M65KX002AM - 2 dice of 2Gb */
463         /* reset sdrc controller */
464         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
465         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
466         __raw_writel(0, SDRC_SYSCONFIG);
467
468         /* setup sdrc to ball mux */
469         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
470         __raw_writel(0x2, SDRC_CS_CFG); /* 256 MB/bank */
471
472         /* CS0 SDRC Mode Register */
473         __raw_writel(MK65KX002AM_SDRC_MCDCFG, SDRC_MCFG_0);
474
475         /* CS1 SDRC Mode Register */
476         __raw_writel(MK65KX002AM_SDRC_MCDCFG, SDRC_MCFG_1);
477
478         /* Set timings */
479         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
480         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
481         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_1);
482         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_1);
483
484         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL_0);
485         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL_1);
486
487         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
488
489         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
490         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
491         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
492
493         delay(5000);
494
495         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
496         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
497
498         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
499         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
500
501         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
502         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
503
504         /* set mr0 */
505         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
506         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
507
508         /* set up dll */
509         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
510         delay(0x2000);  /* give time to lock */
511 }
512
513 /*********************************************************************
514  * config_onenand_nand0xgr4wxa() - 4-Gbit DDP or 2-Gbit OneNAND Flash
515  *********************************************************************/
516 void config_onenand_nand0xgr4wxa(void)
517 {
518         /* global settings */
519         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
520         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
521         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
522
523         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
524          *  We configure only GPMC CS0 with required values. Configuring other devices
525          *  at other CS is done in u-boot. So we don't have to bother doing it here.
526          */
527         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
528         delay(1000);
529
530         __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
531         __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
532         __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
533         __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
534         __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
535         __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
536
537         /* Enable the GPMC Mapping */
538         __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
539                      ((ONENAND_BASE>>24) & 0x3F) |
540                      (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
541         delay(2000);
542 }
543
544 /**********************************************************
545  * Routine: s_init
546  * Description: Does early system init of muxing and clocks.
547  * - Called at time when only stack is available.
548  **********************************************************/
549 void s_init(void)
550 {
551         watchdog_init();
552
553         try_unlock_memory();
554         set_muxconf_regs();
555         delay(100);
556         prcm_init();
557         per_clocks_enable();
558         config_sdram_m65kx002am();
559 }
560
561 /*****************************************
562  * Routine: board_init
563  * Description: Early hardware init.
564  *****************************************/
565 int board_init(void)
566 {
567         return 0;
568 }
569
570 /*******************************************************
571  * Routine: misc_init_r
572  * Description: Init ethernet (done here so udelay works)
573  ********************************************************/
574 int misc_init_r(void)
575 {
576         omap_request_gpio(27);
577         omap_set_gpio_direction(27, 0);
578         omap_set_gpio_dataout(27, 1);
579
580         return 0;
581 }
582
583 /******************************************************
584  * Routine: wait_for_command_complete
585  * Description: Wait for posting to finish on watchdog
586  ******************************************************/
587 void wait_for_command_complete(unsigned int wd_base)
588 {
589         int pending = 1;
590         do {
591                 pending = __raw_readl(wd_base + WWPS);
592         } while (pending);
593 }
594
595 /****************************************
596  * Routine: watchdog_init
597  * Description: Shut down watch dogs
598  *****************************************/
599 void watchdog_init(void)
600 {
601         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
602          * either taken care of by ROM (HS/EMU) or not accessible (GP).
603          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
604          * should not be running and does not generate a PRCM reset.
605          */
606         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
607         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
608         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5);   /* some issue here */
609
610 #ifdef CONFIG_WATCHDOG
611         /* Enable WD2 watchdog */
612         __raw_writel(WD_UNLOCK3, WD2_BASE + WSPR);
613         wait_for_command_complete(WD2_BASE);
614         __raw_writel(WD_UNLOCK4, WD2_BASE + WSPR);
615 #else
616         /* Disable WD2 watchdog */
617         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
618         wait_for_command_complete(WD2_BASE);
619         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
620 #endif
621 }
622
623 /**********************************************
624  * Routine: dram_init
625  * Description: sets uboots idea of sdram size
626  **********************************************/
627 int dram_init(void)
628 {
629         return 0;
630 }
631
632 /*****************************************************************
633  * Routine: peripheral_enable
634  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
635  ******************************************************************/
636 void per_clocks_enable(void)
637 {
638         /* Enable GP2 timer. */
639         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
640         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
641         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
642
643 #ifdef CFG_NS16550
644         /* UART1 clocks */
645         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
646         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
647
648         /* UART 3 Clocks */
649         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
650         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
651
652 #endif
653
654 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
655         /* Turn on all 3 I2C clocks */
656         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
657         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
658 #endif
659
660         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
661         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
662
663         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
664         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
665         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
666         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
667         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
668         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
669         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
670         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
671         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
672         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
673         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
674         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
675
676         delay(1000);
677 }
678
679 /* Set MUX for UART, GPMC, SDRC, GPIO */
680
681 #define         MUX_VAL(OFFSET,VALUE)\
682                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
683
684 #define         CP(x)   (CONTROL_PADCONF_##x)
685 /*
686  * IEN  - Input Enable
687  * IDIS - Input Disable
688  * PTD  - Pull type Down
689  * PTU  - Pull type Up
690  * DIS  - Pull type selection is inactive
691  * EN   - Pull type selection is active
692  * M0   - Mode 0
693  * The commented string gives the final mux configuration for that pin
694  */
695 #define MUX_DEFAULT()\
696         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
697         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
698         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
699         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
700         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
701         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
702         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
703         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
704         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
705         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
706         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
707         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
708         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
709         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
710         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
711         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
712         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
713         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
714         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
715         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
716         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
717         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
718         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
719         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
720         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
721         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
722         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
723         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
724         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
725         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
726         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
727         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
728         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
729         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
730         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
731         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
732         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
733         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
734         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
735         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
736         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
737         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
738         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
739         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
740         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
741         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
742         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
743         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
744         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
745         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
746         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
747         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
748         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
749         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
750         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
751         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
752         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
753         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
754         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
755         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
756         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
757         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
758         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
759         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
760         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
761         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
762         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
763         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
764         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
765         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
766         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
767         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
768         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
769         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
770         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
771         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
772         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPIO_61*/\
773         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
774         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
775         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
776         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
777         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
778         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
779         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
780         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
781         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
782         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
783         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
784         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
785         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
786         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
787         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
788         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
789         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
790         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
791         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
792         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
793         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
794         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
795         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
796         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
797         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
798         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
799         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
800         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
801         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
802         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
803         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
804         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
805         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
806         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
807         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
808         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
809         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
810         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
811         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
812         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
813         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
814         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
815         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
816         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
817         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
818         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
819         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
820         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
821         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
822         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
823         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
824         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
825         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
826         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
827         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
828         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
829         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
830         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS  | M4)) /*GPIO_25*/\
831         MUX_VAL(CP(ETK_D12),        (IDIS  | PTD | DIS | M4)) /*GPIO_26*/\
832         MUX_VAL(CP(ETK_D13),        (IDIS  | PTD | DIS | M4)) /*GPIO_27*/\
833         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
834         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29 */\
835         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
836         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
837
838 /**********************************************************
839  * Routine: set_muxconf_regs
840  * Description: Setting up the configuration Mux registers
841  *              specific to the hardware. Many pins need
842  *              to be moved from protect to primary mode.
843  *********************************************************/
844 void set_muxconf_regs(void)
845 {
846         MUX_DEFAULT();
847 }
848
849 /**********************************************************
850  * Routine: nand_init
851  * Description: Set up flash, NAND and OneNAND
852  *********************************************************/
853 int nand_init(void)
854 {
855 #ifdef CFG_ONENAND
856         config_onenand_nand0xgr4wxa();
857         if (onenand_chip()) {
858 #ifdef CFG_PRINTF
859                 printf("OneNAND Unsupported !\n");
860 #endif
861                 return 1;
862         }
863 #endif
864
865         return 0;
866 }
867
868 /* optionally do something */
869 void board_hang(void)
870 {
871 }
872
873 /******************************************************************************
874  * Dummy function to handle errors for EABI incompatibility
875  *****************************************************************************/
876 void raise(void)
877 {
878 }
879