OMAP3: Move secure_unlock() function to not duplicate code
[x-loader:johnware1s-johnware1s-x-loader.git] / board / omap3evm / omap3evm.c
1 /*
2  * (C) Copyright 2006
3  * Texas Instruments, <www.ti.com>
4  * Jian Zhang <jzhang@ti.com>
5  * Richard Woodruff <r-woodruff2@ti.com>
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25 #include <common.h>
26 #include <command.h>
27 #include <part.h>
28 #include <fat.h>
29 #include <asm/arch/cpu.h>
30 #include <asm/arch/bits.h>
31 #include <asm/arch/mux.h>
32 #include <asm/arch/sys_proto.h>
33 #include <asm/arch/sys_info.h>
34 #include <asm/arch/clocks.h>
35 #include <asm/arch/mem.h>
36
37 /* Used to index into DPLL parameter tables */
38 struct dpll_param {
39         unsigned int m;
40         unsigned int n;
41         unsigned int fsel;
42         unsigned int m2;
43 };
44
45 typedef struct dpll_param dpll_param;
46
47 /* Following functions are exported from lowlevel_init.S */
48 extern dpll_param * get_mpu_dpll_param();
49 extern dpll_param * get_iva_dpll_param();
50 extern dpll_param * get_core_dpll_param();
51 extern dpll_param * get_per_dpll_param();
52
53 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
54 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
55 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
56 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
57
58 /*******************************************************
59  * Routine: delay
60  * Description: spinning delay to use before udelay works
61  ******************************************************/
62 static inline void delay(unsigned long loops)
63 {
64         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
65                           "bne 1b":"=r" (loops):"0"(loops));
66 }
67
68 void udelay (unsigned long usecs) {
69         delay(usecs);
70 }
71
72 /*****************************************
73  * Routine: board_init
74  * Description: Early hardware init.
75  *****************************************/
76 int board_init (void)
77 {
78         return 0;
79 }
80
81 /*************************************************************
82  * Routine: get_mem_type(void) - returns the kind of memory connected
83  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
84  *************************************************************/
85 u32 get_mem_type(void)
86 {
87         u32   mem_type = get_sysboot_value();
88         switch (mem_type){
89             case 0:
90             case 2:
91             case 4:
92             case 16:
93             case 22:    return GPMC_ONENAND;
94
95             case 1:
96             case 12:
97             case 15:
98             case 21:
99             case 27:    return GPMC_NAND;
100
101             case 3:
102             case 6:     return MMC_ONENAND;
103
104             case 8:
105             case 11:
106             case 14:
107             case 20:
108             case 26:    return GPMC_MDOC;
109
110             case 17:
111             case 18:
112             case 24:    return MMC_NAND;
113
114             case 7:
115             case 10:
116             case 13:
117             case 19:
118             case 25:
119             default:    return GPMC_NOR;
120         }
121 }
122
123 /******************************************
124  * cpu_is_3410(void) - returns true for 3410
125  ******************************************/
126 u32 cpu_is_3410(void)
127 {
128         int status;
129         if(get_cpu_rev() < CPU_3430_ES2) {
130                 return 0;
131         } else {
132                 /* read scalability status and return 1 for 3410*/
133                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
134                 /* Check whether MPU frequency is set to 266 MHz which
135                  * is nominal for 3410. If yes return true else false
136                  */
137                 if (((status >> 8) & 0x3) == 0x2)
138                         return 1;
139                 else
140                         return 0;
141         }
142 }
143
144 #ifdef CFG_3430SDRAM_DDR
145 /*********************************************************************
146  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
147  *********************************************************************/
148 void config_3430sdram_ddr(void)
149 {
150         /* reset sdrc controller */
151         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
152         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
153         __raw_writel(0, SDRC_SYSCONFIG);
154
155         /* setup sdrc to ball mux */
156         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
157
158         /* set mdcfg */
159         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
160
161         /* set timing */
162         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
163                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
164                 __raw_writel(INFINEON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
165         }
166         if ((get_mem_type() == GPMC_NAND) ||(get_mem_type() == MMC_NAND)){
167                 __raw_writel(MICRON_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
168                 __raw_writel(MICRON_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
169         }
170
171         __raw_writel(SDP_3430_SDRC_RFR_CTRL_165MHz, SDRC_RFR_CTRL_0);
172         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
173
174         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
175         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
176         delay(5000);
177         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
178         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
179         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
180
181         /* set mr0 */
182         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
183
184         /* set up dll */
185         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
186         delay(0x2000);  /* give time to lock */
187
188 }
189 #endif // CFG_3430SDRAM_DDR
190
191 /*************************************************************
192  * get_sys_clk_speed - determine reference oscillator speed
193  *  based on known 32kHz clock and gptimer.
194  *************************************************************/
195 u32 get_osc_clk_speed(void)
196 {
197         u32 start, cstart, cend, cdiff, val;
198
199         val = __raw_readl(PRM_CLKSRC_CTRL);
200         /* If SYS_CLK is being divided by 2, remove for now */
201         val = (val & (~BIT7)) | BIT6;
202         __raw_writel(val, PRM_CLKSRC_CTRL);
203
204         /* enable timer2 */
205         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
206         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
207
208         /* Enable I and F Clocks for GPT1 */
209         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
210         __raw_writel(val, CM_ICLKEN_WKUP);
211         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
212         __raw_writel(val, CM_FCLKEN_WKUP);
213
214         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
215         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
216         /* enable 32kHz source *//* enabled out of reset */
217         /* determine sys_clk via gauging */
218
219         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
220         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
221         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
222         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
223         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
224         cdiff = cend - cstart;                          /* get elapsed ticks */
225
226         /* based on number of ticks assign speed */
227         if (cdiff > 19000)
228                 return (S38_4M);
229         else if (cdiff > 15200)
230                 return (S26M);
231         else if (cdiff > 13000)
232                 return (S24M);
233         else if (cdiff > 9000)
234                 return (S19_2M);
235         else if (cdiff > 7600)
236                 return (S13M);
237         else
238                 return (S12M);
239 }
240
241 /******************************************************************************
242  * prcm_init() - inits clocks for PRCM as defined in clocks.h
243  *   -- called from SRAM, or Flash (using temp SRAM stack).
244  *****************************************************************************/
245 void prcm_init(void)
246 {
247         u32 osc_clk=0, sys_clkin_sel;
248         dpll_param *dpll_param_p;
249         u32 clk_index, sil_index;
250
251         /* Gauge the input clock speed and find out the sys_clkin_sel
252          * value corresponding to the input clock.
253          */
254         osc_clk = get_osc_clk_speed();
255         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
256
257         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
258
259         /* If the input clock is greater than 19.2M always divide/2 */
260         if(sys_clkin_sel > 2) {
261                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
262                 clk_index = sys_clkin_sel/2;
263         } else {
264                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
265                 clk_index = sys_clkin_sel;
266         }
267
268         /* The DPLL tables are defined according to sysclk value and
269          * silicon revision. The clk_index value will be used to get
270          * the values for that input sysclk from the DPLL param table
271          * and sil_index will get the values for that SysClk for the
272          * appropriate silicon rev.
273          */
274         sil_index = get_cpu_rev() - 1;
275
276         /* Unlock MPU DPLL (slows things down, and needed later) */
277         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
278         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
279
280         /* Getting the base address of Core DPLL param table*/
281         dpll_param_p = (dpll_param *)get_core_dpll_param();
282         /* Moving it to the right sysclk and ES rev base */
283         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
284         /* CORE DPLL */
285         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
286         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
287         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
288         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
289         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
290         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
291         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
292         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
293         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
294         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
295         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
296         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
297         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
298         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
299         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
300         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
301         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
302
303         /* Getting the base address to PER  DPLL param table*/
304         dpll_param_p = (dpll_param *)get_per_dpll_param();
305         /* Moving it to the right sysclk base */
306         dpll_param_p = dpll_param_p + clk_index;
307         /* PER DPLL */
308         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
309         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
310         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
311         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
312         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
313         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
314         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
315         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
316         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
317         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
318         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
319         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
320
321         /* Getting the base address to MPU DPLL param table*/
322         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
323         /* Moving it to the right sysclk and ES rev base */
324         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
325         /* MPU DPLL (unlocked already) */
326         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
327         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
328         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
329         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
330         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
331         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
332
333         /* Getting the base address to IVA DPLL param table*/
334         dpll_param_p = (dpll_param *)get_iva_dpll_param();
335         /* Moving it to the right sysclk and ES rev base */
336         dpll_param_p = dpll_param_p + 2*clk_index + sil_index;
337         /* IVA DPLL (set to 12*20=240MHz) */
338         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
339         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
340         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
341         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
342         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
343         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
344         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
345         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
346
347         /* Set up GPTimers to sys_clk source only */
348         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
349         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
350
351         delay(5000);
352 }
353
354 /**********************************************************
355  * Routine: try_unlock_sram()
356  * Description: If chip is GP type, unlock the SRAM for
357  *  general use.
358  ***********************************************************/
359 void try_unlock_memory(void)
360 {
361         int mode;
362
363         /* if GP device unlock device SRAM for general use */
364         /* secure code breaks for Secure/Emulation device - HS/E/T*/
365         mode = get_device_type();
366         if (mode == GP_DEVICE) {
367                 secure_unlock();
368         }
369         return;
370 }
371
372 /**********************************************************
373  * Routine: s_init
374  * Description: Does early system init of muxing and clocks.
375  * - Called at time when only stack is available.
376  **********************************************************/
377
378 void s_init(void)
379 {
380         watchdog_init();
381 #ifdef CONFIG_3430_AS_3410
382         /* setup the scalability control register for
383          * 3430 to work in 3410 mode
384          */
385         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
386 #endif
387         try_unlock_memory();
388         set_muxconf_regs();
389         delay(100);
390         prcm_init();
391         per_clocks_enable();
392         config_3430sdram_ddr();
393 }
394
395 /*******************************************************
396  * Routine: misc_init_r
397  * Description: Init ethernet (done here so udelay works)
398  ********************************************************/
399 int misc_init_r (void)
400 {
401         return(0);
402 }
403
404 /******************************************************
405  * Routine: wait_for_command_complete
406  * Description: Wait for posting to finish on watchdog
407  ******************************************************/
408 void wait_for_command_complete(unsigned int wd_base)
409 {
410         int pending = 1;
411         do {
412                 pending = __raw_readl(wd_base + WWPS);
413         } while (pending);
414 }
415
416 /****************************************
417  * Routine: watchdog_init
418  * Description: Shut down watch dogs
419  *****************************************/
420 void watchdog_init(void)
421 {
422         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
423          * either taken care of by ROM (HS/EMU) or not accessible (GP).
424          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
425          * should not be running and does not generate a PRCM reset.
426          */
427         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
428         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
429         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
430
431         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
432         wait_for_command_complete(WD2_BASE);
433         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
434 }
435
436 /**********************************************
437  * Routine: dram_init
438  * Description: sets uboots idea of sdram size
439  **********************************************/
440 int dram_init (void)
441 {
442         return 0;
443 }
444
445 /*****************************************************************
446  * Routine: peripheral_enable
447  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
448  ******************************************************************/
449 void per_clocks_enable(void)
450 {
451         /* Enable GP2 timer. */
452         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
453         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
454         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
455
456 #ifdef CFG_NS16550
457         /* Enable UART1 clocks */
458         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
459         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
460 #endif
461         delay(1000);
462 }
463
464 /* Set MUX for UART, GPMC, SDRC, GPIO */
465
466 #define         MUX_VAL(OFFSET,VALUE)\
467                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
468
469 #define         CP(x)   (CONTROL_PADCONF_##x)
470 /*
471  * IEN  - Input Enable
472  * IDIS - Input Disable
473  * PTD  - Pull type Down
474  * PTU  - Pull type Up
475  * DIS  - Pull type selection is inactive
476  * EN   - Pull type selection is active
477  * M0   - Mode 0
478  * The commented string gives the final mux configuration for that pin
479  */
480 #define MUX_DEFAULT()\
481         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
482         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
483         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
484         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
485         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
486         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
487         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
488         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
489         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
490         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
491         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
492         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
493         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
494         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
495         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
496         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
497         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
498         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
499         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
500         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
501         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
502         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
503         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
504         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
505         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
506         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
507         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
508         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
509         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
510         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
511         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
512         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
513         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
514         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
515         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
516         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
517         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
518         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
519         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
520         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
521         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
522         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
523         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
524         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
525         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
526         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
527         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
528         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
529         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
530         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
531         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
532         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
533         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
534         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
535         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
536         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
537         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
538         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
539         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
540         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
541         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
542         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
543         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
544         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
545         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
546         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
547         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
548         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
549         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
550         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
551         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
552         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
553         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
554         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
555         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
556         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
557         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
558         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
559         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
560         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
561         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
562         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
563         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
564         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
565         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
566         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
567         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
568         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
569         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
570         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
571         MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
572         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
573         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
574         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
575         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
576         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
577         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
578         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
579         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
580         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
581         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
582         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
583         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
584         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
585         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
586         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
587         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
588         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
589         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
590         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
591         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
592         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
593         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
594         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
595         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
596         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
597         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
598         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
599
600 /**********************************************************
601  * Routine: set_muxconf_regs
602  * Description: Setting up the configuration Mux registers
603  *              specific to the hardware. Many pins need
604  *              to be moved from protect to primary mode.
605  *********************************************************/
606 void set_muxconf_regs(void)
607 {
608         MUX_DEFAULT();
609 }
610
611 /**********************************************************
612  * Routine: nand+_init
613  * Description: Set up nand for nand and jffs2 commands
614  *********************************************************/
615
616 int nand_init(void)
617 {
618         /* global settings */
619         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
620         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
621         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
622
623         /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
624          *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
625          *  We configure only GPMC CS0 with required values. Configiring other devices
626          *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
627          */
628         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
629         delay(1000);
630
631         if ((get_mem_type() == GPMC_NAND) || (get_mem_type() == MMC_NAND)){
632                 __raw_writel( M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
633                 __raw_writel( M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
634                 __raw_writel( M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
635                 __raw_writel( M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
636                 __raw_writel( M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
637                 __raw_writel( M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
638
639                 /* Enable the GPMC Mapping */
640                 __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
641                              ((NAND_BASE_ADR>>24) & 0x3F) |
642                              (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
643                 delay(2000);
644
645                 if (nand_chip()){
646 #ifdef CFG_PRINTF
647                         printf("Unsupported Chip!\n");
648 #endif
649                         return 1;
650                 }
651
652         }
653
654         if ((get_mem_type() == GPMC_ONENAND) || (get_mem_type() == MMC_ONENAND)){
655                 __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
656                 __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
657                 __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
658                 __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
659                 __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
660                 __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
661
662                 /* Enable the GPMC Mapping */
663                 __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
664                              ((ONENAND_BASE>>24) & 0x3F) |
665                              (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
666                 delay(2000);
667
668                 if (onenand_chip()){
669 #ifdef CFG_PRINTF
670                         printf("OneNAND Unsupported !\n");
671 #endif
672                         return 1;
673                 }
674         }
675         return 0;
676 }
677
678 /* optionally do something like blinking LED */
679 void board_hang (void)
680 { while (0) {};}
681
682 /******************************************************************************
683  * Dummy function to handle errors for EABI incompatibility
684  *****************************************************************************/
685 void raise(void)
686 {
687 }
688
689 /******************************************************************************
690  * Dummy function to handle errors for EABI incompatibility
691  *****************************************************************************/
692 void abort(void)
693 {
694 }