OMAP3: Move secure_unlock() function to not duplicate code
[x-loader:johnware1s-johnware1s-x-loader.git] / board / omap3430sdp / omap3430sdp.c
1 /*
2  * (C) Copyright 2006
3  * Texas Instruments, <www.ti.com>
4  * Jian Zhang <jzhang@ti.com>
5  * Richard Woodruff <r-woodruff2@ti.com>
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25 #include <common.h>
26 #include <command.h>
27 #include <part.h>
28 #include <fat.h>
29 #include <asm/arch/cpu.h>
30 #include <asm/arch/bits.h>
31 #include <asm/arch/mux.h>
32 #include <asm/arch/sys_proto.h>
33 #include <asm/arch/sys_info.h>
34 #include <asm/arch/clocks.h>
35 #include <asm/arch/mem.h>
36
37 /* Used to index into DPLL parameter tables */
38 struct dpll_param {
39         unsigned int m;
40         unsigned int n;
41         unsigned int fsel;
42         unsigned int m2;
43 };
44
45 typedef struct dpll_param dpll_param;
46
47 #define MAX_SIL_INDEX   3
48
49 /* Following functions are exported from lowlevel_init.S */
50 extern dpll_param * get_mpu_dpll_param();
51 extern dpll_param * get_iva_dpll_param();
52 extern dpll_param * get_core_dpll_param();
53 extern dpll_param * get_per_dpll_param();
54
55 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
56 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
57 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
58 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
59
60 /*******************************************************
61  * Routine: delay
62  * Description: spinning delay to use before udelay works
63  ******************************************************/
64 static inline void delay(unsigned long loops)
65 {
66         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
67                           "bne 1b":"=r" (loops):"0"(loops));
68 }
69
70 /*****************************************
71  * Routine: board_init
72  * Description: Early hardware init.
73  *****************************************/
74 int board_init (void)
75 {
76         return 0;
77 }
78
79 /******************************************
80  * cpu_is_3410(void) - returns true for 3410
81  ******************************************/
82 u32 cpu_is_3410(void)
83 {
84         int status;
85         if(get_cpu_rev() < CPU_3430_ES2) {
86                 return 0;
87         } else {
88                 /* read scalability status and return 1 for 3410*/
89                 status = __raw_readl(CONTROL_SCALABLE_OMAP_STATUS);
90                 /* Check whether MPU frequency is set to 266 MHz which
91                  * is nominal for 3410. If yes return true else false
92                  */
93                 if (((status >> 8) & 0x3) == 0x2)
94                         return 1;
95                 else
96                         return 0;
97         }
98 }
99
100 #ifdef CFG_3430SDRAM_DDR
101 /*********************************************************************
102  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
103  *********************************************************************/
104 void config_3430sdram_ddr(void)
105 {
106         /* reset sdrc controller */
107         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
108         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
109         __raw_writel(0, SDRC_SYSCONFIG);
110
111         /* setup sdrc to ball mux */
112         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
113
114         /* set mdcfg */
115         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
116
117         /* set timing */
118         __raw_writel(SDP_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
119         __raw_writel(SDP_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
120         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL);
121
122         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
123         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
124         delay(5000);
125         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
126         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
127         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
128
129         /* set mr0 */
130         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
131
132         /* set up dll */
133         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
134         delay(0x2000);  /* give time to lock */
135
136 }
137 #endif // CFG_3430SDRAM_DDR
138
139 /*************************************************************
140  * get_sys_clk_speed - determine reference oscillator speed
141  *  based on known 32kHz clock and gptimer.
142  *************************************************************/
143 u32 get_osc_clk_speed(void)
144 {
145         u32 start, cstart, cend, cdiff, val;
146
147         val = __raw_readl(PRM_CLKSRC_CTRL);
148         /* If SYS_CLK is being divided by 2, remove for now */
149         val = (val & (~BIT7)) | BIT6;
150         __raw_writel(val, PRM_CLKSRC_CTRL);
151
152         /* enable timer2 */
153         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
154         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
155
156         /* Enable I and F Clocks for GPT1 */
157         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
158         __raw_writel(val, CM_ICLKEN_WKUP);
159         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
160         __raw_writel(val, CM_FCLKEN_WKUP);
161
162         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
163         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
164         /* enable 32kHz source *//* enabled out of reset */
165         /* determine sys_clk via gauging */
166
167         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
168         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
169         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
170         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
171         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
172         cdiff = cend - cstart;                          /* get elapsed ticks */
173
174         /* based on number of ticks assign speed */
175         if (cdiff > 19000)
176                 return (S38_4M);
177         else if (cdiff > 15200)
178                 return (S26M);
179         else if (cdiff > 13000)
180                 return (S24M);
181         else if (cdiff > 9000)
182                 return (S19_2M);
183         else if (cdiff > 7600)
184                 return (S13M);
185         else
186                 return (S12M);
187 }
188
189 /******************************************************************************
190  * prcm_init() - inits clocks for PRCM as defined in clocks.h
191  *   -- called from SRAM, or Flash (using temp SRAM stack).
192  *****************************************************************************/
193 void prcm_init(void)
194 {
195         u32 osc_clk=0, sys_clkin_sel;
196         dpll_param *dpll_param_p;
197         u32 clk_index, sil_index;
198
199         /* Gauge the input clock speed and find out the sys_clkin_sel
200          * value corresponding to the input clock.
201          */
202         osc_clk = get_osc_clk_speed();
203         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
204
205         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
206
207         /* If the input clock is greater than 19.2M always divide/2 */
208         if(sys_clkin_sel > 2) {
209                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
210                 clk_index = sys_clkin_sel/2;
211         } else {
212                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
213                 clk_index = sys_clkin_sel;
214         }
215
216         /* The DPLL tables are defined according to sysclk value and
217          * silicon revision. The clk_index value will be used to get
218          * the values for that input sysclk from the DPLL param table
219          * and sil_index will get the values for that SysClk for the
220          * appropriate silicon rev.
221          */
222         if(cpu_is_3410())
223                 sil_index = 2;
224         else {
225                 if(get_cpu_rev() == CPU_3430_ES1)
226                         sil_index = 0;
227                 else if(get_cpu_rev() == CPU_3430_ES2)
228                         sil_index = 1;
229         }       
230
231         /* Unlock MPU DPLL (slows things down, and needed later) */
232         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
233         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
234
235         /* Getting the base address of Core DPLL param table*/
236         dpll_param_p = (dpll_param *)get_core_dpll_param();
237         /* Moving it to the right sysclk and ES rev base */
238         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
239         /* CORE DPLL */
240         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
241         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
242         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
243         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
244         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
245         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
246         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
247         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
248         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
249         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
250         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
251         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
252         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
253         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
254         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
255         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
256         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
257
258         /* Getting the base address to PER  DPLL param table*/
259         dpll_param_p = (dpll_param *)get_per_dpll_param();
260         /* Moving it to the right sysclk base */
261         dpll_param_p = dpll_param_p + clk_index;
262         /* PER DPLL */
263         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
264         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
265         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
266         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
267         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
268         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
269         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
270         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
271         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
272         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
273         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
274         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
275
276         /* Getting the base address to MPU DPLL param table*/
277         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
278         /* Moving it to the right sysclk and ES rev base */
279         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
280         /* MPU DPLL (unlocked already) */
281         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
282         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
283         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
284         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
285         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
286         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
287
288         /* Getting the base address to IVA DPLL param table*/
289         dpll_param_p = (dpll_param *)get_iva_dpll_param();
290         /* Moving it to the right sysclk and ES rev base */
291         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
292         /* IVA DPLL (set to 12*20=240MHz) */
293         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
294         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
295         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
296         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
297         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
298         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
299         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
300         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
301
302         /* Set up GPTimers to sys_clk source only */
303         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
304         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
305
306         delay(5000);
307 }
308
309 /**********************************************************
310  * Routine: try_unlock_sram()
311  * Description: If chip is GP type, unlock the SRAM for
312  *  general use.
313  ***********************************************************/
314 void try_unlock_memory(void)
315 {
316         int mode;
317
318         /* if GP device unlock device SRAM for general use */
319         /* secure code breaks for Secure/Emulation device - HS/E/T*/
320         mode = get_device_type();
321         if (mode == GP_DEVICE) {
322                 secure_unlock();
323         }
324         return;
325 }
326
327 /**********************************************************
328  * Routine: s_init
329  * Description: Does early system init of muxing and clocks.
330  * - Called at time when only stack is available.
331  **********************************************************/
332
333 void s_init(void)
334 {
335         watchdog_init();
336 #ifdef CONFIG_3430_AS_3410
337         /* setup the scalability control register for 
338          * 3430 to work in 3410 mode
339          */
340         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
341 #endif
342         try_unlock_memory();
343         set_muxconf_regs();
344         delay(100);
345         prcm_init();
346         per_clocks_enable();
347         config_3430sdram_ddr();
348 }
349
350 /*******************************************************
351  * Routine: misc_init_r
352  * Description: Init ethernet (done here so udelay works)
353  ********************************************************/
354 int misc_init_r (void)
355 {
356         return(0);
357 }
358
359 /******************************************************
360  * Routine: wait_for_command_complete
361  * Description: Wait for posting to finish on watchdog
362  ******************************************************/
363 void wait_for_command_complete(unsigned int wd_base)
364 {
365         int pending = 1;
366         do {
367                 pending = __raw_readl(wd_base + WWPS);
368         } while (pending);
369 }
370
371 /****************************************
372  * Routine: watchdog_init
373  * Description: Shut down watch dogs
374  *****************************************/
375 void watchdog_init(void)
376 {
377         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
378          * either taken care of by ROM (HS/EMU) or not accessible (GP).
379          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
380          * should not be running and does not generate a PRCM reset.
381          */
382         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
383         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
384         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
385
386         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
387         wait_for_command_complete(WD2_BASE);
388         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
389 }
390
391 /**********************************************
392  * Routine: dram_init
393  * Description: sets uboots idea of sdram size
394  **********************************************/
395 int dram_init (void)
396 {
397         return 0;
398 }
399
400 /*****************************************************************
401  * Routine: peripheral_enable
402  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
403  ******************************************************************/
404 void per_clocks_enable(void)
405 {
406         /* Enable GP2 timer. */
407         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
408         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
409         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
410
411 #ifdef CFG_NS16550
412         /* Enable UART1 clocks */
413         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
414         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
415 #endif
416         delay(1000);
417 }
418
419 /* Set MUX for UART, GPMC, SDRC, GPIO */
420
421 #define         MUX_VAL(OFFSET,VALUE)\
422                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
423
424 #define         CP(x)   (CONTROL_PADCONF_##x)
425 /*
426  * IEN  - Input Enable
427  * IDIS - Input Disable
428  * PTD  - Pull type Down
429  * PTU  - Pull type Up
430  * DIS  - Pull type selection is inactive
431  * EN   - Pull type selection is active
432  * M0   - Mode 0
433  * The commented string gives the final mux configuration for that pin
434  */
435 #define MUX_DEFAULT()\
436         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
437         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
438         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
439         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
440         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
441         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
442         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
443         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
444         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
445         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
446         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
447         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
448         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
449         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
450         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
451         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
452         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
453         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
454         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
455         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
456         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
457         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
458         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
459         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
460         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
461         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
462         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
463         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
464         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
465         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
466         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
467         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
468         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
469         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
470         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
471         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
472         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
473         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
474         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
475         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
476         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
477         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
478         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
479         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
480         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
481         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
482         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
483         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
484         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
485         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
486         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
487         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
488         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
489         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
490         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
491         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
492         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
493         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
494         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
495         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
496         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
497         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
498         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
499         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
500         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
501         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
502         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
503         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
504         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
505         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
506         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
507         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
508         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
509         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
510         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
511         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
512         MUX_VAL(CP(GPMC_nBE1),      (IDIS | PTD | DIS | M4)) /*GPIO_61*/\
513         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
514         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
515         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
516         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
517         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
518         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
519         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
520         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
521         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
522         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
523         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
524         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
525         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
526         MUX_VAL(CP(UART1_RX),       (IEN | PTD | DIS | M0)) /*UART1_RX*/\
527         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
528         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
529         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
530         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
531         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
532         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
533         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
534         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
535         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
536         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
537         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
538         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
539         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
540         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
541         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
542         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
543         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
544         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
545         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
546         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
547         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
548         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
549         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
550         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
551         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
552         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
553         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/
554
555 /**********************************************************
556  * Routine: set_muxconf_regs
557  * Description: Setting up the configuration Mux registers
558  *              specific to the hardware. Many pins need
559  *              to be moved from protect to primary mode.
560  *********************************************************/
561 void set_muxconf_regs(void)
562 {
563         MUX_DEFAULT();
564 }
565
566 /**********************************************************
567  * Routine: nand+_init
568  * Description: Set up nand for nand and jffs2 commands
569  *********************************************************/
570 int nand_init(void)
571 {
572         /* global settings */
573         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
574         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
575         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
576 #ifdef CFG_NAND
577         __raw_writel(0x001, GPMC_CONFIG);       /* set nWP, disable limited addr */
578 #endif
579
580         /* Set the GPMC Vals . For NAND boot on 3430SDP, NAND is mapped at CS0
581          *  , NOR at CS1 and MPDB at CS3. And oneNAND boot, we map oneNAND at CS0.
582          *  We configure only GPMC CS0 with required values. Configiring other devices
583          *  at other CS in done in u-boot anyway. So we don't have to bother doing it here.
584          */
585         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
586         delay(1000);
587
588 #ifdef CFG_NAND
589         __raw_writel( SMNAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
590         __raw_writel( SMNAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
591         __raw_writel( SMNAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
592         __raw_writel( SMNAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
593         __raw_writel( SMNAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
594         __raw_writel( SMNAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
595
596 #else /* CFG_ONENAND */
597         __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
598         __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
599         __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
600         __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
601         __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
602         __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
603 #endif
604
605         /* Enable the GPMC Mapping */
606         __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
607                      ((OMAP34XX_GPMC_CS0_MAP>>24) & 0x3F) |
608                      (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
609         delay(2000);
610 #if defined(CFG_NAND)
611         if (nand_chip()){
612 #ifdef CFG_PRINTF
613                 printf("Unsupported Chip!\n");
614 #endif
615                 return 1;
616         }
617 #elif defined(CFG_ONENAND)
618         if (onenand_chip()){
619 #ifdef CFG_PRINTF
620                 printf("OneNAND Unsupported !\n");
621 #endif
622                 return 1;
623         }
624 #endif
625         return 0;
626 }
627
628 #ifdef CFG_CMD_FAT
629 typedef int (mmc_boot_addr) (void);
630 int mmc_boot(void)
631 {
632        long size, i;
633        unsigned long offset = CFG_LOADADDR;
634        unsigned long count;
635        char buf[12];
636        block_dev_desc_t *dev_desc = NULL;
637        int dev = 0;
638        int part = 1;
639        char *ep;
640        unsigned char ret = 0;
641
642        printf("Starting X-loader on MMC \n");
643
644        ret = mmc_init(1);
645        if(ret == 0){
646                printf("\n MMC init failed \n");
647                return 0;
648        }
649
650        dev_desc = mmc_get_dev(0);
651        fat_register_device(dev_desc, 1);
652        size = file_fat_read("u-boot.bin", (unsigned char *)offset, 0);
653        if (size == -1) {
654                return 0;
655        }
656        printf("\n%ld Bytes Read from MMC \n", size);
657
658        printf("Starting OS Bootloader from MMC...\n");
659
660        ((mmc_boot_addr *) CFG_LOADADDR) ();
661
662        return 0;
663 }
664 #endif
665
666 /* optionally do something like blinking LED */
667 void board_hang (void)
668 { while (0) {};}