OMAP3: Move get_cpu_id() function to not duplicate code
[x-loader:caonimas-x-loader.git] / board / igep00x0 / igep00x0.c
1 /*
2  * (C) Copyright 2010
3  * ISEE 2007 SL <www.iseebcn.com>
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 #include <common.h>
25 #include <command.h>
26 #include <part.h>
27 #include <fat.h>
28 #include <asm/arch/cpu.h>
29 #include <asm/arch/bits.h>
30 #include <asm/arch/mux.h>
31 #include <asm/arch/sys_proto.h>
32 #include <asm/arch/sys_info.h>
33 #include <asm/arch/clocks.h>
34 #include <asm/arch/mem.h>
35 #include <asm/arch/gpio.h>
36
37 /* params for 37XX */
38 #define CORE_DPLL_PARAM_M2      0x09
39 #define CORE_DPLL_PARAM_M       0x360
40 #define CORE_DPLL_PARAM_N       0xC
41
42 /* Used to index into DPLL parameter tables */
43 struct dpll_param {
44         unsigned int m;
45         unsigned int n;
46         unsigned int fsel;
47         unsigned int m2;
48 };
49
50 typedef struct dpll_param dpll_param;
51
52 /* Following functions are exported from lowlevel_init.S */
53 extern dpll_param *get_mpu_dpll_param(void);
54 extern dpll_param *get_iva_dpll_param(void);
55 extern dpll_param *get_core_dpll_param(void);
56 extern dpll_param *get_per_dpll_param(void);
57
58 #define __raw_readl(a)          (*(volatile unsigned int *)(a))
59 #define __raw_writel(v, a)      (*(volatile unsigned int *)(a) = (v))
60 #define __raw_readw(a)          (*(volatile unsigned short *)(a))
61 #define __raw_writew(v, a)      (*(volatile unsigned short *)(a) = (v))
62
63 static char *rev_s[CPU_3XX_MAX_REV] = {
64                                 "1.0",
65                                 "2.0",
66                                 "2.1",
67                                 "3.0",
68                                 "3.1",
69                                 "UNKNOWN",
70                                 "UNKNOWN",
71                                 "3.1.2"};
72
73 /*******************************************************
74  * Routine: delay
75  * Description: spinning delay to use before udelay works
76  ******************************************************/
77 static inline void delay(unsigned long loops)
78 {
79         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
80                           "bne 1b":"=r" (loops):"0"(loops));
81 }
82
83 void udelay (unsigned long usecs) {
84         delay(usecs);
85 }
86
87 /*************************************************************
88  * Routine: get_mem_type(void) - returns the kind of memory connected
89  * to GPMC that we are trying to boot form. Uses SYS BOOT settings.
90  *************************************************************/
91 u32 get_mem_type(void)
92 {
93         return GPMC_ONENAND;
94 }
95
96 /*****************************************************************
97  * sr32 - clear & set a value in a bit range for a 32 bit address
98  *****************************************************************/
99 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
100 {
101         u32 tmp, msk = 0;
102         msk = 1 << num_bits;
103         --msk;
104         tmp = __raw_readl(addr) & ~(msk << start_bit);
105         tmp |= value << start_bit;
106         __raw_writel(tmp, addr);
107 }
108
109 /*********************************************************************
110  * wait_on_value() - common routine to allow waiting for changes in
111  *   volatile regs.
112  *********************************************************************/
113 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
114 {
115         u32 i = 0, val;
116         do {
117                 ++i;
118                 val = __raw_readl(read_addr) & read_bit_mask;
119                 if (val == match_value)
120                         return 1;
121                 if (i == bound)
122                         return 0;
123         } while (1);
124 }
125
126 /******************************************
127  * get_cpu_family(void) - extract cpu info
128  ******************************************/
129 u32 get_cpu_family(void)
130 {
131         u16 hawkeye;
132         u32 cpu_family;
133         u32 cpuid = get_cpu_id();
134
135         if (cpuid == 0)
136                 return CPU_OMAP34XX;
137
138         hawkeye = (cpuid >> HAWKEYE_SHIFT) & 0xffff;
139         switch (hawkeye) {
140         case HAWKEYE_OMAP34XX:
141                 cpu_family = CPU_OMAP34XX;
142                 break;
143         case HAWKEYE_AM35XX:
144                 cpu_family = CPU_AM35XX;
145                 break;
146         case HAWKEYE_OMAP36XX:
147                 cpu_family = CPU_OMAP36XX;
148                 break;
149         default:
150                 cpu_family = CPU_OMAP34XX;
151         }
152
153         return cpu_family;
154 }
155
156 /******************************************
157  * get_cpu_rev(void) - extract version info
158  ******************************************/
159 u32 get_cpu_rev(void)
160 {
161         u32 cpuid = get_cpu_id();
162
163         if (cpuid == 0)
164                 return CPU_3XX_ES10;
165         else
166                 return (cpuid >> CPU_3XX_ID_SHIFT) & 0xf;
167 }
168
169 /******************************************
170  * Print CPU information
171  ******************************************/
172 int print_cpuinfo (void)
173 {
174         char *cpu_family_s, *cpu_s, *sec_s;
175
176         switch (get_cpu_family()) {
177         case CPU_OMAP34XX:
178                 cpu_family_s = "OMAP";
179                 switch (get_cpu_type()) {
180                 case OMAP3503:
181                         cpu_s = "3503";
182                         break;
183                 case OMAP3515:
184                         cpu_s = "3515";
185                         break;
186                 case OMAP3525:
187                         cpu_s = "3525";
188                         break;
189                 case OMAP3530:
190                         cpu_s = "3530";
191                         break;
192                 default:
193                         cpu_s = "35XX";
194                         break;
195                 }
196                 break;
197         case CPU_AM35XX:
198                 cpu_family_s = "AM";
199                 switch (get_cpu_type()) {
200                 case AM3505:
201                         cpu_s = "3505";
202                         break;
203                 case AM3517:
204                         cpu_s = "3517";
205                         break;
206                 default:
207                         cpu_s = "35XX";
208                         break;
209                 }
210                 break;
211         case CPU_OMAP36XX:
212                 cpu_family_s = "OMAP";
213                 switch (get_cpu_type()) {
214                 case OMAP3730:
215                         cpu_s = "3630/3730";
216                         break;
217                 default:
218                         cpu_s = "36XX/37XX";
219                         break;
220                 }
221                 break;
222         default:
223                 cpu_family_s = "OMAP";
224                 cpu_s = "35XX";
225         }
226
227         switch (get_device_type()) {
228         case TST_DEVICE:
229                 sec_s = "TST";
230                 break;
231         case EMU_DEVICE:
232                 sec_s = "EMU";
233                 break;
234         case HS_DEVICE:
235                 sec_s = "HS";
236                 break;
237         case GP_DEVICE:
238                 sec_s = "GP";
239                 break;
240         default:
241                 sec_s = "?";
242         }
243
244         printf("%s%s-%s ES%s\n",
245                         cpu_family_s, cpu_s, sec_s, rev_s[get_cpu_rev()]);
246
247         return 0;
248 }
249
250 /*************************************************************
251  * get_sys_clk_speed - determine reference oscillator speed
252  *  based on known 32kHz clock and gptimer.
253  *************************************************************/
254 u32 get_osc_clk_speed(void)
255 {
256         u32 start, cstart, cend, cdiff, val;
257
258         val = __raw_readl(PRM_CLKSRC_CTRL);
259         /* If SYS_CLK is being divided by 2, remove for now */
260         val = (val & (~BIT7)) | BIT6;
261         __raw_writel(val, PRM_CLKSRC_CTRL);
262
263         /* enable timer2 */
264         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
265         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
266
267         /* Enable I and F Clocks for GPT1 */
268         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
269         __raw_writel(val, CM_ICLKEN_WKUP);
270         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
271         __raw_writel(val, CM_FCLKEN_WKUP);
272
273         __raw_writel(0, OMAP34XX_GPT1 + TLDR);          /* start counting at 0 */
274         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
275         /* enable 32kHz source */
276         /* enabled out of reset */
277         /* determine sys_clk via gauging */
278
279         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
280         while (__raw_readl(S32K_CR) < start) ;  /* dead loop till start time */
281         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
282         while (__raw_readl(S32K_CR) < (start + 20)) ;   /* wait for 40 cycles */
283         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
284         cdiff = cend - cstart;  /* get elapsed ticks */
285
286         /* based on number of ticks assign speed */
287         if (cdiff > 19000)
288                 return S38_4M;
289         else if (cdiff > 15200)
290                 return S26M;
291         else if (cdiff > 13000)
292                 return S24M;
293         else if (cdiff > 9000)
294                 return S19_2M;
295         else if (cdiff > 7600)
296                 return S13M;
297         else
298                 return S12M;
299 }
300
301 /******************************************************************************
302  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on
303  *   -- input oscillator clock frequency.
304  *
305  *****************************************************************************/
306 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
307 {
308         if (osc_clk == S38_4M)
309                 *sys_clkin_sel = 4;
310         else if (osc_clk == S26M)
311                 *sys_clkin_sel = 3;
312         else if (osc_clk == S19_2M)
313                 *sys_clkin_sel = 2;
314         else if (osc_clk == S13M)
315                 *sys_clkin_sel = 1;
316         else if (osc_clk == S12M)
317                 *sys_clkin_sel = 0;
318 }
319
320 /******************************************************************************
321  * prcm_init() - inits clocks for PRCM as defined in clocks.h
322  *   -- called from SRAM, or Flash (using temp SRAM stack).
323  *****************************************************************************/
324 void prcm_init(void)
325 {
326         u32 osc_clk = 0, sys_clkin_sel;
327         dpll_param *dpll_param_p;
328         u32 clk_index, sil_index;
329
330         /* Gauge the input clock speed and find out the sys_clkin_sel
331          * value corresponding to the input clock.
332          */
333         osc_clk = get_osc_clk_speed();
334         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
335
336         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel);  /* set input crystal speed */
337
338         /* If the input clock is greater than 19.2M always divide/2 */
339         if (sys_clkin_sel > 2) {
340                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2); /* input clock divider */
341                 clk_index = sys_clkin_sel / 2;
342         } else {
343                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1); /* input clock divider */
344                 clk_index = sys_clkin_sel;
345         }
346
347         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
348
349         /* The DPLL tables are defined according to sysclk value and
350          * silicon revision. The clk_index value will be used to get
351          * the values for that input sysclk from the DPLL param table
352          * and sil_index will get the values for that SysClk for the
353          * appropriate silicon rev.
354          */
355         sil_index = get_cpu_rev() - 1;
356
357         /* Unlock MPU DPLL (slows things down, and needed later) */
358         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
359         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
360
361         /* Getting the base address of Core DPLL param table */
362         dpll_param_p = (dpll_param *) get_core_dpll_param();
363         /* Moving it to the right sysclk and ES rev base */
364         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
365         /* CORE DPLL */
366         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
367         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
368         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
369
370          /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
371         work. write another value and then default value. */
372         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
373         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2); /* m3x2 */
374         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
375         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
376         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
377         sr32(CM_CLKSEL1_PLL, 6, 1, 0);  /* 96M Src */
378         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
379         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb */
380         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
381         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
382         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);     /* gfx */
383         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);   /* reset mgr */
384         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
385         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);     /* lock mode */
386         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
387
388         /* Getting the base address to PER  DPLL param table */
389         dpll_param_p = (dpll_param *) get_per_dpll_param();
390         /* Moving it to the right sysclk base */
391         dpll_param_p = dpll_param_p + clk_index;
392         /* PER DPLL */
393         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
394         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
395         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
396         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
397         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
398         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
399
400         if (get_cpu_family() == CPU_OMAP36XX) {
401                 sr32(CM_CLKSEL3_PLL, 0, 5, CORE_DPLL_PARAM_M2); /* set M2 */
402                 sr32(CM_CLKSEL2_PLL, 8, 11, CORE_DPLL_PARAM_M); /* set m */
403                 sr32(CM_CLKSEL2_PLL, 0, 7, CORE_DPLL_PARAM_N);  /* set n */
404         } else {
405                 sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
406                 sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
407                 sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
408         }
409
410         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);  /* FREQSEL */
411         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
412         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
413
414         /* Getting the base address to MPU DPLL param table */
415         dpll_param_p = (dpll_param *) get_mpu_dpll_param();
416
417         /* Moving it to the right sysclk and ES rev base */
418         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
419
420         /* MPU DPLL (unlocked already) */
421         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
422         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
423         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
424         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
425         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
426         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
427
428         /* Getting the base address to IVA DPLL param table */
429         dpll_param_p = (dpll_param *) get_iva_dpll_param();
430         /* Moving it to the right sysclk and ES rev base */
431         dpll_param_p = dpll_param_p + 3 * clk_index + sil_index;
432         /* IVA DPLL (set to 12*20=240MHz) */
433         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
434         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
435         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
436         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
437         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
438         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
439         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
440         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
441
442         /* Set up GPTimers to sys_clk source only */
443         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
444         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
445
446         delay(5000);
447 }
448
449 /*****************************************
450  * Routine: secure_unlock
451  * Description: Setup security registers for access
452  * (GP Device only)
453  *****************************************/
454 void secure_unlock(void)
455 {
456         /* Permission values for registers -Full fledged permissions to all */
457 #define UNLOCK_1 0xFFFFFFFF
458 #define UNLOCK_2 0x00000000
459 #define UNLOCK_3 0x0000FFFF
460         /* Protection Module Register Target APE (PM_RT) */
461         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
462         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
463         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
464         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
465
466         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
467         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
468         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
469
470         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
471         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
472         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
473         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
474
475         /* IVA Changes */
476         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
477         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
478         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
479
480         __raw_writel(UNLOCK_1, SMS_RG_ATT0);    /* SDRC region 0 public */
481 }
482
483 /**********************************************************
484  * Routine: try_unlock_sram()
485  * Description: If chip is GP type, unlock the SRAM for
486  *  general use.
487  ***********************************************************/
488 void try_unlock_memory(void)
489 {
490         int mode;
491
492         /* if GP device unlock device SRAM for general use */
493         /* secure code breaks for Secure/Emulation device - HS/E/T */
494         mode = get_device_type();
495         if (mode == GP_DEVICE)
496                 secure_unlock();
497         return;
498 }
499
500 /*********************************************************************
501  * config_sdram_m65kx002am() - 2 dice of 2Gb, DDR x32 I/O, 4KB page
502  *********************************************************************/
503 void config_sdram_m65kx002am(void)
504 {
505         /* M65KX002AM - 2 dice of 2Gb */
506         /* reset sdrc controller */
507         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
508         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
509         __raw_writel(0, SDRC_SYSCONFIG);
510
511         /* setup sdrc to ball mux */
512         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
513         __raw_writel(0x2, SDRC_CS_CFG); /* 256 MB/bank */
514
515         /* CS0 SDRC Mode Register */
516         __raw_writel(MK65KX002AM_SDRC_MCDCFG, SDRC_MCFG_0);
517
518         /* CS1 SDRC Mode Register */
519         __raw_writel(MK65KX002AM_SDRC_MCDCFG, SDRC_MCFG_1);
520
521         /* Set timings */
522         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
523         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
524         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_1);
525         __raw_writel(NUMONYX_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_1);
526
527         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL_0);
528         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL_1);
529
530         __raw_writel(SDP_SDRC_POWER_POP, SDRC_POWER);
531
532         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
533         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
534         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
535
536         delay(5000);
537
538         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
539         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
540
541         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
542         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
543
544         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
545         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
546
547         /* set mr0 */
548         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
549         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
550
551         /* set up dll */
552         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
553         delay(0x2000);  /* give time to lock */
554 }
555
556 /*********************************************************************
557  * config_onenand_nand0xgr4wxa() - 4-Gbit DDP or 2-Gbit OneNAND Flash
558  *********************************************************************/
559 void config_onenand_nand0xgr4wxa(void)
560 {
561         /* global settings */
562         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
563         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
564         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
565
566         /* Set the GPMC Vals, NAND is mapped at CS0, oneNAND at CS0.
567          *  We configure only GPMC CS0 with required values. Configuring other devices
568          *  at other CS is done in u-boot. So we don't have to bother doing it here.
569          */
570         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
571         delay(1000);
572
573         __raw_writel(ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
574         __raw_writel(ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
575         __raw_writel(ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
576         __raw_writel(ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
577         __raw_writel(ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
578         __raw_writel(ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
579
580         /* Enable the GPMC Mapping */
581         __raw_writel((((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
582                      ((ONENAND_BASE>>24) & 0x3F) |
583                      (1<<6)),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
584         delay(2000);
585 }
586
587 /**********************************************************
588  * Routine: s_init
589  * Description: Does early system init of muxing and clocks.
590  * - Called at time when only stack is available.
591  **********************************************************/
592 void s_init(void)
593 {
594         watchdog_init();
595
596         try_unlock_memory();
597         set_muxconf_regs();
598         delay(100);
599         prcm_init();
600         per_clocks_enable();
601         config_sdram_m65kx002am();
602 }
603
604 /*****************************************
605  * Routine: board_init
606  * Description: Early hardware init.
607  *****************************************/
608 int board_init(void)
609 {
610         return 0;
611 }
612
613 /*******************************************************
614  * Routine: misc_init_r
615  * Description: Init ethernet (done here so udelay works)
616  ********************************************************/
617 int misc_init_r(void)
618 {
619         omap_request_gpio(27);
620         omap_set_gpio_direction(27, 0);
621         omap_set_gpio_dataout(27, 1);
622
623         return 0;
624 }
625
626 /******************************************************
627  * Routine: wait_for_command_complete
628  * Description: Wait for posting to finish on watchdog
629  ******************************************************/
630 void wait_for_command_complete(unsigned int wd_base)
631 {
632         int pending = 1;
633         do {
634                 pending = __raw_readl(wd_base + WWPS);
635         } while (pending);
636 }
637
638 /****************************************
639  * Routine: watchdog_init
640  * Description: Shut down watch dogs
641  *****************************************/
642 void watchdog_init(void)
643 {
644         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
645          * either taken care of by ROM (HS/EMU) or not accessible (GP).
646          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
647          * should not be running and does not generate a PRCM reset.
648          */
649         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
650         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
651         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5);   /* some issue here */
652
653 #ifdef CONFIG_WATCHDOG
654         /* Enable WD2 watchdog */
655         __raw_writel(WD_UNLOCK3, WD2_BASE + WSPR);
656         wait_for_command_complete(WD2_BASE);
657         __raw_writel(WD_UNLOCK4, WD2_BASE + WSPR);
658 #else
659         /* Disable WD2 watchdog */
660         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
661         wait_for_command_complete(WD2_BASE);
662         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
663 #endif
664 }
665
666 /**********************************************
667  * Routine: dram_init
668  * Description: sets uboots idea of sdram size
669  **********************************************/
670 int dram_init(void)
671 {
672         return 0;
673 }
674
675 /*****************************************************************
676  * Routine: peripheral_enable
677  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
678  ******************************************************************/
679 void per_clocks_enable(void)
680 {
681         /* Enable GP2 timer. */
682         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
683         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
684         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
685
686 #ifdef CFG_NS16550
687         /* UART1 clocks */
688         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
689         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
690
691         /* UART 3 Clocks */
692         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
693         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
694
695 #endif
696
697 #ifdef CONFIG_DRIVER_OMAP34XX_I2C
698         /* Turn on all 3 I2C clocks */
699         sr32(CM_FCLKEN1_CORE, 15, 3, 0x7);
700         sr32(CM_ICLKEN1_CORE, 15, 3, 0x7);      /* I2C1,2,3 = on */
701 #endif
702
703         /* Enable the ICLK for 32K Sync Timer as its used in udelay */
704         sr32(CM_ICLKEN_WKUP, 2, 1, 0x1);
705
706         sr32(CM_FCLKEN_IVA2, 0, 32, FCK_IVA2_ON);
707         sr32(CM_FCLKEN1_CORE, 0, 32, FCK_CORE1_ON);
708         sr32(CM_ICLKEN1_CORE, 0, 32, ICK_CORE1_ON);
709         sr32(CM_ICLKEN2_CORE, 0, 32, ICK_CORE2_ON);
710         sr32(CM_FCLKEN_WKUP, 0, 32, FCK_WKUP_ON);
711         sr32(CM_ICLKEN_WKUP, 0, 32, ICK_WKUP_ON);
712         sr32(CM_FCLKEN_DSS, 0, 32, FCK_DSS_ON);
713         sr32(CM_ICLKEN_DSS, 0, 32, ICK_DSS_ON);
714         sr32(CM_FCLKEN_CAM, 0, 32, FCK_CAM_ON);
715         sr32(CM_ICLKEN_CAM, 0, 32, ICK_CAM_ON);
716         sr32(CM_FCLKEN_PER, 0, 32, FCK_PER_ON);
717         sr32(CM_ICLKEN_PER, 0, 32, ICK_PER_ON);
718
719         delay(1000);
720 }
721
722 /* Set MUX for UART, GPMC, SDRC, GPIO */
723
724 #define         MUX_VAL(OFFSET,VALUE)\
725                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
726
727 #define         CP(x)   (CONTROL_PADCONF_##x)
728 /*
729  * IEN  - Input Enable
730  * IDIS - Input Disable
731  * PTD  - Pull type Down
732  * PTU  - Pull type Up
733  * DIS  - Pull type selection is inactive
734  * EN   - Pull type selection is active
735  * M0   - Mode 0
736  * The commented string gives the final mux configuration for that pin
737  */
738 #define MUX_DEFAULT()\
739         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
740         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
741         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
742         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
743         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
744         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
745         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
746         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
747         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
748         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
749         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
750         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
751         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
752         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
753         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
754         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
755         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
756         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
757         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
758         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
759         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
760         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
761         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
762         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
763         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
764         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
765         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
766         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
767         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
768         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
769         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
770         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
771         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
772         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
773         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
774         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
775         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
776         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
777         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
778         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
779         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
780         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
781         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
782         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
783         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
784         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
785         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
786         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
787         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
788         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
789         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
790         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
791         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
792         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
793         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
794         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
795         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
796         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
797         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
798         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
799         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
800         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
801         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
802         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
803         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
804         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
805         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
806         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4*/\
807         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS5*/\
808         MUX_VAL(CP(GPMC_nCS6),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS6*/\
809         MUX_VAL(CP(GPMC_nCS7),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS7*/\
810         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
811         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
812         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
813         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
814         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
815         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPIO_61*/\
816         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
817         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
818         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
819         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M4)) /*GPIO_64*/\
820         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M4)) /*GPIO_65*/\
821         MUX_VAL(CP(DSS_DATA18),     (IEN  | PTD | DIS | M4)) /*GPIO_88*/\
822         MUX_VAL(CP(DSS_DATA19),     (IEN  | PTD | DIS | M4)) /*GPIO_89*/\
823         MUX_VAL(CP(DSS_DATA20),     (IEN  | PTD | DIS | M4)) /*GPIO_90*/\
824         MUX_VAL(CP(DSS_DATA21),     (IEN  | PTD | DIS | M4)) /*GPIO_91*/\
825         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
826         MUX_VAL(CP(MMC1_CLK),       (IDIS | PTU | EN  | M0)) /*MMC1_CLK*/\
827         MUX_VAL(CP(MMC1_CMD),       (IEN  | PTU | EN  | M0)) /*MMC1_CMD*/\
828         MUX_VAL(CP(MMC1_DAT0),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT0*/\
829         MUX_VAL(CP(MMC1_DAT1),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT1*/\
830         MUX_VAL(CP(MMC1_DAT2),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT2*/\
831         MUX_VAL(CP(MMC1_DAT3),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT3*/\
832         MUX_VAL(CP(MMC1_DAT4),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT4*/\
833         MUX_VAL(CP(MMC1_DAT5),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT5*/\
834         MUX_VAL(CP(MMC1_DAT6),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT6*/\
835         MUX_VAL(CP(MMC1_DAT7),      (IEN  | PTU | EN  | M0)) /*MMC1_DAT7*/\
836         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
837         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
838         MUX_VAL(CP(UART1_CTS),      (IEN | PTU | DIS | M0)) /*UART1_CTS*/\
839         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
840         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
841         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
842         MUX_VAL(CP(UART3_RX_IRRX),  (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
843         MUX_VAL(CP(UART3_TX_IRTX),  (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
844         MUX_VAL(CP(I2C1_SCL),       (IEN  | PTU | EN  | M0)) /*I2C1_SCL*/\
845         MUX_VAL(CP(I2C1_SDA),       (IEN  | PTU | EN  | M0)) /*I2C1_SDA*/\
846         MUX_VAL(CP(I2C2_SCL),       (IEN  | PTU | EN  | M0)) /*I2C2_SCL*/\
847         MUX_VAL(CP(I2C2_SDA),       (IEN  | PTU | EN  | M0)) /*I2C2_SDA*/\
848         MUX_VAL(CP(I2C3_SCL),       (IEN  | PTU | EN  | M0)) /*I2C3_SCL*/\
849         MUX_VAL(CP(I2C3_SDA),       (IEN  | PTU | EN  | M0)) /*I2C3_SDA*/\
850         MUX_VAL(CP(I2C4_SCL),       (IEN  | PTU | EN  | M0)) /*I2C4_SCL*/\
851         MUX_VAL(CP(I2C4_SDA),       (IEN  | PTU | EN  | M0)) /*I2C4_SDA*/\
852         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
853         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
854         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
855         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
856         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
857         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
858         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
859         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
860         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
861         MUX_VAL(CP(SYS_CLKOUT2),    (IEN  | PTU | EN  | M4)) /*GPIO_186*/\
862         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
863         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
864         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
865         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
866         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
867         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
868         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
869         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
870         MUX_VAL(CP(ETK_D0),         (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
871         MUX_VAL(CP(ETK_D1),         (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
872         MUX_VAL(CP(ETK_D2),         (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
873         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS  | M4)) /*GPIO_25*/\
874         MUX_VAL(CP(ETK_D12),        (IDIS  | PTD | DIS | M4)) /*GPIO_26*/\
875         MUX_VAL(CP(ETK_D13),        (IDIS  | PTD | DIS | M4)) /*GPIO_27*/\
876         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
877         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29 */\
878         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
879         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
880
881 /**********************************************************
882  * Routine: set_muxconf_regs
883  * Description: Setting up the configuration Mux registers
884  *              specific to the hardware. Many pins need
885  *              to be moved from protect to primary mode.
886  *********************************************************/
887 void set_muxconf_regs(void)
888 {
889         MUX_DEFAULT();
890 }
891
892 /**********************************************************
893  * Routine: nand_init
894  * Description: Set up flash, NAND and OneNAND
895  *********************************************************/
896 int nand_init(void)
897 {
898 #ifdef CFG_ONENAND
899         config_onenand_nand0xgr4wxa();
900         if (onenand_chip()) {
901 #ifdef CFG_PRINTF
902                 printf("OneNAND Unsupported !\n");
903 #endif
904                 return 1;
905         }
906 #endif
907
908         return 0;
909 }
910
911 /* optionally do something */
912 void board_hang(void)
913 {
914 }
915
916 /******************************************************************************
917  * Dummy function to handle errors for EABI incompatibility
918  *****************************************************************************/
919 void raise(void)
920 {
921 }
922