OMAP36XX Follow u-boot changes to PER table.
[ubuntu-experimental:x-loader-natty.git] / board / omap3430labrador / omap3430labrador.c
1 /*
2  * (C) Copyright 2006-2009
3  * Texas Instruments, <www.ti.com>
4  * Jian Zhang <jzhang@ti.com>
5  * Richard Woodruff <r-woodruff2@ti.com>
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25 #include <common.h>
26 #include <asm/arch/cpu.h>
27 #include <asm/arch/bits.h>
28 #include <asm/arch/mux.h>
29 #include <asm/arch/sys_proto.h>
30 #include <asm/arch/sys_info.h>
31 #include <asm/arch/rev.h>
32 #include <asm/arch/clocks.h>
33 #include <asm/arch/mem.h>
34
35 /* Used to index into DPLL parameter tables */
36 struct dpll_param {
37         unsigned int m;
38         unsigned int n;
39         unsigned int fsel;
40         unsigned int m2;
41 };
42
43 #ifdef CONFIG_OMAP36XX
44 struct dpll_per_param {
45         unsigned int sys_clk;
46         unsigned int m;
47         unsigned int n;
48         unsigned int clkin;
49         unsigned int sd;
50         unsigned int dco;
51         unsigned int m2;
52         unsigned int m3;
53         unsigned int m4;
54         unsigned int m5;
55         unsigned int m6;
56         unsigned int m2div;
57 };
58 typedef struct dpll_per_param dpll_per_param;
59 #else
60 typedef struct dpll_param dpll_per_param;
61 #endif
62
63 typedef struct dpll_param dpll_param;
64
65 #define MAX_SIL_INDEX   3
66
67 /* Following functions are exported from lowlevel_init.S */
68 extern dpll_param * get_mpu_dpll_param(void);
69 extern dpll_param * get_iva_dpll_param(void);
70 extern dpll_param * get_core_dpll_param(void);
71 extern dpll_param * get_per_dpll_param(void);
72
73 #define __raw_readl(a)    (*(volatile unsigned int *)(a))
74 #define __raw_writel(v,a) (*(volatile unsigned int *)(a) = (v))
75 #define __raw_readw(a)    (*(volatile unsigned short *)(a))
76 #define __raw_writew(v,a) (*(volatile unsigned short *)(a) = (v))
77
78 /*******************************************************
79  * Routine: delay
80  * Description: spinning delay to use before udelay works
81  ******************************************************/
82 static inline void delay(unsigned long loops)
83 {
84         __asm__ volatile ("1:\n" "subs %0, %1, #1\n"
85                           "bne 1b":"=r" (loops):"0"(loops));
86 }
87
88 /*****************************************
89  * Routine: board_init
90  * Description: Early hardware init.
91  *****************************************/
92 int board_init (void)
93 {
94         return 0;
95 }
96
97 /*************************************************************
98  *  get_device_type(): tell if GP/HS/EMU/TST
99  *************************************************************/
100 u32 get_device_type(void)
101 {
102         int mode;
103         mode = __raw_readl(CONTROL_STATUS) & (DEVICE_MASK);
104         return(mode >>= 8);
105 }
106
107 /*****************************************************************
108  * sr32 - clear & set a value in a bit range for a 32 bit address
109  *****************************************************************/
110 void sr32(u32 addr, u32 start_bit, u32 num_bits, u32 value)
111 {
112         u32 tmp, msk = 0;
113         msk = 1 << num_bits;
114         --msk;
115         tmp = __raw_readl(addr) & ~(msk << start_bit);
116         tmp |=  value << start_bit;
117         __raw_writel(tmp, addr);
118 }
119
120 /*********************************************************************
121  * wait_on_value() - common routine to allow waiting for changes in
122  *   volatile regs.
123  *********************************************************************/
124 u32 wait_on_value(u32 read_bit_mask, u32 match_value, u32 read_addr, u32 bound)
125 {
126         u32 i = 0, val;
127         do {
128                 ++i;
129                 val = __raw_readl(read_addr) & read_bit_mask;
130                 if (val == match_value)
131                         return (1);
132                 if (i == bound)
133                         return (0);
134         } while (1);
135 }
136
137 #ifdef CFG_3430SDRAM_DDR
138 /*********************************************************************
139  * config_3430sdram_ddr() - Init DDR on 3430SDP dev board.
140  *********************************************************************/
141 void config_3430sdram_ddr(void)
142 {
143         /* reset sdrc controller */
144         __raw_writel(SOFTRESET, SDRC_SYSCONFIG);
145         wait_on_value(BIT0, BIT0, SDRC_STATUS, 12000000);
146         __raw_writel(0, SDRC_SYSCONFIG);
147
148         /* setup sdrc to ball mux */
149         __raw_writel(SDP_SDRC_SHARING, SDRC_SHARING);
150
151         /* Configure the first chip select */
152         /* set mdcfg */
153         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_0);
154
155         /* set timing */
156         __raw_writel(SDP_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_0);
157         __raw_writel(SDP_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_0);
158         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL_0);
159
160         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
161         __raw_writel(CMD_NOP, SDRC_MANUAL_0);
162         delay(5000);
163         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_0);
164         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
165         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_0);
166
167         /* set mr0 */
168         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_0);
169 #ifdef CONFIG_2GBDDR
170         __raw_writel(SDP_SDRC_MDCFG_0_DDR, SDRC_MCFG_1);
171
172         /* set timing */
173         __raw_writel(SDP_SDRC_ACTIM_CTRLA_0, SDRC_ACTIM_CTRLA_1);
174         __raw_writel(SDP_SDRC_ACTIM_CTRLB_0, SDRC_ACTIM_CTRLB_1);
175         __raw_writel(SDP_SDRC_RFR_CTRL, SDRC_RFR_CTRL_1);
176
177         /* init sequence for mDDR/mSDR using manual commands (DDR is different) */
178         __raw_writel(CMD_NOP, SDRC_MANUAL_1);
179         delay(5000);
180         __raw_writel(CMD_PRECHARGE, SDRC_MANUAL_1);
181         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
182         __raw_writel(CMD_AUTOREFRESH, SDRC_MANUAL_1);
183
184         /* set mr0 */
185         __raw_writel(SDP_SDRC_MR_0_DDR, SDRC_MR_1);
186
187         /* Configure cs1 to be just behind cs0 - 128meg boundary */
188 #if defined(CONFIG_3430ZOOM2_512M) || defined(CONFIG_3630ZOOM3)
189         /* 2 * 128M = 256M for cs1 */
190         __raw_writel(0x2, SDRC_CS_CFG);
191 #else
192         /* 1 * 128M = 128M for cs1 */
193         __raw_writel(0x1, SDRC_CS_CFG);
194 #endif
195
196         /* set up dllB-CS1 */
197         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLB_CTRL);
198         delay(0x2000);  /* give time to lock */
199 #endif
200
201         /* set up dllA-CS0 */
202         __raw_writel(SDP_SDRC_DLLAB_CTRL, SDRC_DLLA_CTRL);
203         delay(0x2000);  /* give time to lock */
204
205 }
206 #endif // CFG_3430SDRAM_DDR
207
208 /*************************************************************
209  * get_sys_clk_speed - determine reference oscillator speed
210  *  based on known 32kHz clock and gptimer.
211  *************************************************************/
212 u32 get_osc_clk_speed(void)
213 {
214         u32 start, cstart, cend, cdiff, val;
215
216         val = __raw_readl(PRM_CLKSRC_CTRL);
217         /* If SYS_CLK is being divided by 2, remove for now */
218         val = (val & (~BIT7)) | BIT6;
219         __raw_writel(val, PRM_CLKSRC_CTRL);
220
221         /* enable timer2 */
222         val = __raw_readl(CM_CLKSEL_WKUP) | BIT0;
223         __raw_writel(val, CM_CLKSEL_WKUP);      /* select sys_clk for GPT1 */
224
225         /* Enable I and F Clocks for GPT1 */
226         val = __raw_readl(CM_ICLKEN_WKUP) | BIT0 | BIT2;
227         __raw_writel(val, CM_ICLKEN_WKUP);
228         val = __raw_readl(CM_FCLKEN_WKUP) | BIT0;
229         __raw_writel(val, CM_FCLKEN_WKUP);
230
231         __raw_writel(0, OMAP34XX_GPT1 + TLDR);  /* start counting at 0 */
232         __raw_writel(GPT_EN, OMAP34XX_GPT1 + TCLR);     /* enable clock */
233         /* enable 32kHz source *//* enabled out of reset */
234         /* determine sys_clk via gauging */
235
236         start = 20 + __raw_readl(S32K_CR);      /* start time in 20 cycles */
237         while (__raw_readl(S32K_CR) < start);   /* dead loop till start time */
238         cstart = __raw_readl(OMAP34XX_GPT1 + TCRR);     /* get start sys_clk count */
239         while (__raw_readl(S32K_CR) < (start + 20));    /* wait for 40 cycles */
240         cend = __raw_readl(OMAP34XX_GPT1 + TCRR);       /* get end sys_clk count */
241         cdiff = cend - cstart;                          /* get elapsed ticks */
242
243         /* based on number of ticks assign speed */
244         if (cdiff > 19000)
245                 return (S38_4M);
246         else if (cdiff > 15200)
247                 return (S26M);
248         else if (cdiff > 13000)
249                 return (S24M);
250         else if (cdiff > 9000)
251                 return (S19_2M);
252         else if (cdiff > 7600)
253                 return (S13M);
254         else
255                 return (S12M);
256 }
257
258 /******************************************************************************
259  * get_sys_clkin_sel() - returns the sys_clkin_sel field value based on 
260  *   -- input oscillator clock frequency.
261  *   
262  *****************************************************************************/
263 void get_sys_clkin_sel(u32 osc_clk, u32 *sys_clkin_sel)
264 {
265         if(osc_clk == S38_4M)
266                 *sys_clkin_sel=  4;
267         else if(osc_clk == S26M)
268                 *sys_clkin_sel = 3;
269         else if(osc_clk == S19_2M)
270                 *sys_clkin_sel = 2;
271         else if(osc_clk == S13M)
272                 *sys_clkin_sel = 1;
273         else if(osc_clk == S12M)
274                 *sys_clkin_sel = 0;
275 }
276
277 static dpll_per_param *_get_per_dpll(int clk_index)
278 {
279         dpll_per_param *ret = (dpll_per_param *)get_per_dpll_param();
280         ret += clk_index;
281         return ret;
282 }
283
284 #ifdef CONFIG_OMAP36XX
285
286 #define PER_M_BITS 12
287 #define PER_M2_BITS 5
288 #define PER_M3_BITS 6
289 #define PER_M4_BITS 6
290 #define PER_M5_BITS 6
291 #define PER_M6_BITS 6
292
293 static void per_dpll_init_36XX(int clk_index)
294 {
295         dpll_per_param *per;
296
297         per = _get_per_dpll(clk_index);
298
299         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
300         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
301
302         sr32(CM_CLKSEL2_PLL,  8, PER_M_BITS, per->m);
303         sr32(CM_CLKSEL2_PLL,  0, 7, per->n);
304         sr32(PRM_CLKSRC_CTRL, 8, 1, per->clkin);
305         sr32(CM_CLKSEL2_PLL, 24, 7, per->sd);
306         sr32(CM_CLKSEL2_PLL, 21, 3, per->dco);
307         sr32(CM_CLKSEL3_PLL,  0, PER_M2_BITS, per->m2);
308         sr32(CM_CLKSEL_DSS,   8, PER_M3_BITS, per->m3);
309         sr32(CM_CLKSEL_DSS,   0, PER_M4_BITS, per->m4);
310         sr32(CM_CLKSEL_CAM,   0, PER_M5_BITS, per->m5);
311         sr32(CM_CLKSEL1_EMU, 24, PER_M6_BITS, per->m6);
312         sr32(CM_CLKSEL_CORE, 12, 2, per->m2div);
313
314         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
315         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
316 }
317
318 #else /* 34xx */
319
320 #define PER_M_BITS 11
321 #define PER_M2_BITS 5
322 #define PER_M3_BITS 5
323 #define PER_M4_BITS 5
324 #define PER_M5_BITS 5
325 #define PER_M6_BITS 5
326
327 static void per_dpll_init_34XX(int clk_index)
328 {
329         dpll_per_param *dpll_param_p;
330
331         /* Getting the base address to PER  DPLL param table*/
332         dpll_param_p = (dpll_param *)get_per_dpll_param();
333         /* Moving it to the right sysclk base */
334         dpll_param_p = dpll_param_p + clk_index;
335         /* PER DPLL */
336         sr32(CM_CLKEN_PLL, 16, 3, PLL_STOP);
337         wait_on_value(BIT1, 0, CM_IDLEST_CKGEN, LDELAY);
338         sr32(CM_CLKSEL1_EMU, 24, 5, PER_M6X2);  /* set M6 */
339         sr32(CM_CLKSEL_CAM, 0, 5, PER_M5X2);    /* set M5 */
340         sr32(CM_CLKSEL_DSS, 0, 5, PER_M4X2);    /* set M4 */
341         sr32(CM_CLKSEL_DSS, 8, 5, PER_M3X2);    /* set M3 */
342         sr32(CM_CLKSEL3_PLL, 0, 5, dpll_param_p->m2);   /* set M2 */
343         sr32(CM_CLKSEL2_PLL, 8, 11, dpll_param_p->m);   /* set m */
344         sr32(CM_CLKSEL2_PLL, 0, 7, dpll_param_p->n);    /* set n */
345         sr32(CM_CLKEN_PLL, 20, 4, dpll_param_p->fsel);/* FREQSEL */
346         sr32(CM_CLKEN_PLL, 16, 3, PLL_LOCK);    /* lock mode */
347         wait_on_value(BIT1, 2, CM_IDLEST_CKGEN, LDELAY);
348 }
349 #endif
350
351 /******************************************************************************
352  * prcm_init() - inits clocks for PRCM as defined in clocks.h
353  *   -- called from SRAM, or Flash (using temp SRAM stack).
354  *****************************************************************************/
355 void prcm_init(void)
356 {
357         u32 osc_clk=0, sys_clkin_sel;
358         dpll_param *dpll_param_p;
359         u32 clk_index, sil_index;
360
361         /* Gauge the input clock speed and find out the sys_clkin_sel
362          * value corresponding to the input clock.
363          */
364         osc_clk = get_osc_clk_speed();
365         get_sys_clkin_sel(osc_clk, &sys_clkin_sel);
366
367         sr32(PRM_CLKSEL, 0, 3, sys_clkin_sel); /* set input crystal speed */
368
369 /* Using 26MHz divider straight into OMAP saves ~2ms on OFF mode restore */
370 #if 0
371         /* If the input clock is greater than 19.2M always divide/2 */
372         if(sys_clkin_sel > 2) {
373                 sr32(PRM_CLKSRC_CTRL, 6, 2, 2);/* input clock divider */
374                 clk_index = sys_clkin_sel/2;
375         } else
376 #endif
377         {
378                 sr32(PRM_CLKSRC_CTRL, 6, 2, 1);/* input clock divider */
379                 clk_index = sys_clkin_sel;
380         }
381
382         sr32(PRM_CLKSRC_CTRL, 0, 2, 0);/* Bypass mode: T2 inputs a square clock */
383
384         /* The DPLL tables are defined according to sysclk value and
385          * silicon revision. The clk_index value will be used to get
386          * the values for that input sysclk from the DPLL param table
387          * and sil_index will get the values for that SysClk for the 
388          * appropriate silicon rev. 
389          */
390 #ifdef CONFIG_OMAP36XX
391         sil_index = 1;
392 #else
393         if(cpu_is_3410())
394                 sil_index = 2;
395         else {
396                 if(get_cpu_rev() == CPU_3XX_ES10)
397                         sil_index = 0;
398                 else if(get_cpu_rev() >= CPU_3XX_ES20)
399                         sil_index = 1;
400         }       
401 #endif
402
403         /* Unlock MPU DPLL (slows things down, and needed later) */
404         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOW_POWER_BYPASS);
405         wait_on_value(BIT0, 0, CM_IDLEST_PLL_MPU, LDELAY);
406
407         /* Getting the base address of Core DPLL param table*/
408         dpll_param_p = (dpll_param *)get_core_dpll_param();
409         /* Moving it to the right sysclk and ES rev base */
410         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
411         /* CORE DPLL */
412         /* sr32(CM_CLKSEL2_EMU) set override to work when asleep */
413         sr32(CM_CLKEN_PLL, 0, 3, PLL_FAST_RELOCK_BYPASS);
414         wait_on_value(BIT0, 0, CM_IDLEST_CKGEN, LDELAY);
415                 /* For 3430 ES1.0 Errata 1.50, default value directly doesnt
416                    work. write another value and then default value. */
417         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2 + 1);     /* m3x2 */
418         sr32(CM_CLKSEL1_EMU, 16, 5, CORE_M3X2);         /* m3x2 */
419         sr32(CM_CLKSEL1_PLL, 27, 2, dpll_param_p->m2);  /* Set M2 */
420         sr32(CM_CLKSEL1_PLL, 16, 11, dpll_param_p->m);  /* Set M */
421         sr32(CM_CLKSEL1_PLL, 8, 7, dpll_param_p->n);    /* Set N */
422         sr32(CM_CLKSEL1_PLL, 6, 1, 0);                  /* 96M Src */
423         sr32(CM_CLKSEL_CORE, 8, 4, CORE_SSI_DIV);       /* ssi */
424         sr32(CM_CLKSEL_CORE, 4, 2, CORE_FUSB_DIV);      /* fsusb ES1 only */
425         sr32(CM_CLKSEL_CORE, 2, 2, CORE_L4_DIV);        /* l4 */
426         sr32(CM_CLKSEL_CORE, 0, 2, CORE_L3_DIV);        /* l3 */
427         sr32(CM_CLKSEL_GFX, 0, 3, GFX_DIV);             /* gfx */
428         sr32(CM_CLKSEL_WKUP, 1, 2, WKUP_RSM);           /* reset mgr */
429         sr32(CM_CLKEN_PLL, 4, 4, dpll_param_p->fsel);   /* FREQSEL */
430         sr32(CM_CLKEN_PLL, 0, 3, PLL_LOCK);             /* lock mode */
431         wait_on_value(BIT0, 1, CM_IDLEST_CKGEN, LDELAY);
432
433         /* PER DPLL */
434 #ifdef CONFIG_OMAP36XX
435         per_dpll_init_36XX(clk_index);
436 #else
437         per_dpll_init_34XX(clk_index);
438 #endif
439
440         /* Getting the base address to MPU DPLL param table*/
441         dpll_param_p = (dpll_param *)get_mpu_dpll_param();
442         /* Moving it to the right sysclk and ES rev base */
443         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
444         /* MPU DPLL (unlocked already) */
445         sr32(CM_CLKSEL2_PLL_MPU, 0, 5, dpll_param_p->m2);       /* Set M2 */
446         sr32(CM_CLKSEL1_PLL_MPU, 8, 11, dpll_param_p->m);       /* Set M */
447         sr32(CM_CLKSEL1_PLL_MPU, 0, 7, dpll_param_p->n);        /* Set N */
448         sr32(CM_CLKEN_PLL_MPU, 4, 4, dpll_param_p->fsel);       /* FREQSEL */
449         sr32(CM_CLKEN_PLL_MPU, 0, 3, PLL_LOCK); /* lock mode */
450         wait_on_value(BIT0, 1, CM_IDLEST_PLL_MPU, LDELAY);
451
452         /* Getting the base address to IVA DPLL param table*/
453         dpll_param_p = (dpll_param *)get_iva_dpll_param();
454         /* Moving it to the right sysclk and ES rev base */
455         dpll_param_p = dpll_param_p + MAX_SIL_INDEX*clk_index + sil_index;
456         /* IVA DPLL (set to 12*20=240MHz) */
457         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_STOP);
458         wait_on_value(BIT0, 0, CM_IDLEST_PLL_IVA2, LDELAY);
459         sr32(CM_CLKSEL2_PLL_IVA2, 0, 5, dpll_param_p->m2);      /* set M2 */
460         sr32(CM_CLKSEL1_PLL_IVA2, 8, 11, dpll_param_p->m);      /* set M */
461         sr32(CM_CLKSEL1_PLL_IVA2, 0, 7, dpll_param_p->n);       /* set N */
462         sr32(CM_CLKEN_PLL_IVA2, 4, 4, dpll_param_p->fsel);      /* FREQSEL */
463         sr32(CM_CLKEN_PLL_IVA2, 0, 3, PLL_LOCK);        /* lock mode */
464         wait_on_value(BIT0, 1, CM_IDLEST_PLL_IVA2, LDELAY);
465
466         /* Set up GPTimers to sys_clk source only */
467         sr32(CM_CLKSEL_PER, 0, 8, 0xff);
468         sr32(CM_CLKSEL_WKUP, 0, 1, 1);
469
470         delay(5000);
471 }
472
473 /*****************************************
474  * Routine: secure_unlock
475  * Description: Setup security registers for access
476  * (GP Device only)
477  *****************************************/
478 void secure_unlock(void)
479 {
480         /* Permission values for registers -Full fledged permissions to all */
481         #define UNLOCK_1 0xFFFFFFFF
482         #define UNLOCK_2 0x00000000
483         #define UNLOCK_3 0x0000FFFF
484         /* Protection Module Register Target APE (PM_RT)*/
485         __raw_writel(UNLOCK_1, RT_REQ_INFO_PERMISSION_1);
486         __raw_writel(UNLOCK_1, RT_READ_PERMISSION_0);
487         __raw_writel(UNLOCK_1, RT_WRITE_PERMISSION_0);
488         __raw_writel(UNLOCK_2, RT_ADDR_MATCH_1);
489
490         __raw_writel(UNLOCK_3, GPMC_REQ_INFO_PERMISSION_0);
491         __raw_writel(UNLOCK_3, GPMC_READ_PERMISSION_0);
492         __raw_writel(UNLOCK_3, GPMC_WRITE_PERMISSION_0);
493
494         __raw_writel(UNLOCK_3, OCM_REQ_INFO_PERMISSION_0);
495         __raw_writel(UNLOCK_3, OCM_READ_PERMISSION_0);
496         __raw_writel(UNLOCK_3, OCM_WRITE_PERMISSION_0);
497         __raw_writel(UNLOCK_2, OCM_ADDR_MATCH_2);
498
499         /* IVA Changes */
500         __raw_writel(UNLOCK_3, IVA2_REQ_INFO_PERMISSION_0);
501         __raw_writel(UNLOCK_3, IVA2_READ_PERMISSION_0);
502         __raw_writel(UNLOCK_3, IVA2_WRITE_PERMISSION_0);
503
504         __raw_writel(UNLOCK_1, SMS_RG_ATT0); /* SDRC region 0 public */
505 }
506
507 /**********************************************************
508  * Routine: try_unlock_sram()
509  * Description: If chip is GP type, unlock the SRAM for
510  *  general use.
511  ***********************************************************/
512 void try_unlock_memory(void)
513 {
514         int mode;
515
516         /* if GP device unlock device SRAM for general use */
517         /* secure code breaks for Secure/Emulation device - HS/E/T*/
518         mode = get_device_type();
519         if (mode == GP_DEVICE) {
520                 secure_unlock();
521         }
522         return;
523 }
524
525 /**********************************************************
526  * Routine: s_init
527  * Description: Does early system init of muxing and clocks.
528  * - Called at time when only stack is available.
529  **********************************************************/
530
531 void s_init(void)
532 {
533         watchdog_init();
534 #ifdef CONFIG_3430_AS_3410
535         /* setup the scalability control register for 
536          * 3430 to work in 3410 mode
537          */
538         __raw_writel(0x5ABF,CONTROL_SCALABLE_OMAP_OCP);
539 #endif
540         try_unlock_memory();
541         set_muxconf_regs();
542         delay(100);
543         prcm_init();
544         per_clocks_enable();
545         config_3430sdram_ddr();
546 }
547
548 /*******************************************************
549  * Routine: misc_init_r
550  * Description: Init ethernet (done here so udelay works)
551  ********************************************************/
552 int misc_init_r (void)
553 {
554         return(0);
555 }
556
557 /******************************************************
558  * Routine: wait_for_command_complete
559  * Description: Wait for posting to finish on watchdog
560  ******************************************************/
561 void wait_for_command_complete(unsigned int wd_base)
562 {
563         int pending = 1;
564         do {
565                 pending = __raw_readl(wd_base + WWPS);
566         } while (pending);
567 }
568
569 /****************************************
570  * Routine: watchdog_init
571  * Description: Shut down watch dogs
572  *****************************************/
573 void watchdog_init(void)
574 {
575         /* There are 3 watch dogs WD1=Secure, WD2=MPU, WD3=IVA. WD1 is
576          * either taken care of by ROM (HS/EMU) or not accessible (GP).
577          * We need to take care of WD2-MPU or take a PRCM reset.  WD3
578          * should not be running and does not generate a PRCM reset.
579          */
580         sr32(CM_FCLKEN_WKUP, 5, 1, 1);
581         sr32(CM_ICLKEN_WKUP, 5, 1, 1);
582         wait_on_value(BIT5, 0x20, CM_IDLEST_WKUP, 5); /* some issue here */
583
584         __raw_writel(WD_UNLOCK1, WD2_BASE + WSPR);
585         wait_for_command_complete(WD2_BASE);
586         __raw_writel(WD_UNLOCK2, WD2_BASE + WSPR);
587 }
588
589 /**********************************************
590  * Routine: dram_init
591  * Description: sets uboots idea of sdram size
592  **********************************************/
593 int dram_init (void)
594 {
595         return 0;
596 }
597
598 /*****************************************************************
599  * Routine: peripheral_enable
600  * Description: Enable the clks & power for perifs (GPT2, UART1,...)
601  ******************************************************************/
602 void per_clocks_enable(void)
603 {
604         /* Enable GP2 timer. */
605         sr32(CM_CLKSEL_PER, 0, 1, 0x1); /* GPT2 = sys clk */
606         sr32(CM_ICLKEN_PER, 3, 1, 0x1); /* ICKen GPT2 */
607         sr32(CM_FCLKEN_PER, 3, 1, 0x1); /* FCKen GPT2 */
608
609 #ifdef CFG_NS16550
610 ////#ifdef CONFIG_SERIAL3
611         sr32(CM_FCLKEN_PER, 11, 1, 0x1);
612         sr32(CM_ICLKEN_PER, 11, 1, 0x1);
613 ////#else
614         /* Enable UART1 clocks */
615         sr32(CM_FCLKEN1_CORE, 13, 1, 0x1);
616         sr32(CM_ICLKEN1_CORE, 13, 1, 0x1);
617 ////#endif
618 #endif
619         delay(1000);
620 }
621
622 /* Set MUX for UART, GPMC, SDRC, GPIO */
623
624 #define         MUX_VAL(OFFSET,VALUE)\
625                 __raw_writew((VALUE), OMAP34XX_CTRL_BASE + (OFFSET));
626
627 #define         CP(x)   (CONTROL_PADCONF_##x)
628 /*
629  * IEN  - Input Enable
630  * IDIS - Input Disable
631  * PTD  - Pull type Down
632  * PTU  - Pull type Up
633  * DIS  - Pull type selection is inactive
634  * EN   - Pull type selection is active
635  * M0   - Mode 0
636  * The commented string gives the final mux configuration for that pin
637  */
638 #define MUX_DEFAULT()\
639         /*SDRC*/\
640         MUX_VAL(CP(SDRC_D0),        (IEN  | PTD | DIS | M0)) /*SDRC_D0*/\
641         MUX_VAL(CP(SDRC_D1),        (IEN  | PTD | DIS | M0)) /*SDRC_D1*/\
642         MUX_VAL(CP(SDRC_D2),        (IEN  | PTD | DIS | M0)) /*SDRC_D2*/\
643         MUX_VAL(CP(SDRC_D3),        (IEN  | PTD | DIS | M0)) /*SDRC_D3*/\
644         MUX_VAL(CP(SDRC_D4),        (IEN  | PTD | DIS | M0)) /*SDRC_D4*/\
645         MUX_VAL(CP(SDRC_D5),        (IEN  | PTD | DIS | M0)) /*SDRC_D5*/\
646         MUX_VAL(CP(SDRC_D6),        (IEN  | PTD | DIS | M0)) /*SDRC_D6*/\
647         MUX_VAL(CP(SDRC_D7),        (IEN  | PTD | DIS | M0)) /*SDRC_D7*/\
648         MUX_VAL(CP(SDRC_D8),        (IEN  | PTD | DIS | M0)) /*SDRC_D8*/\
649         MUX_VAL(CP(SDRC_D9),        (IEN  | PTD | DIS | M0)) /*SDRC_D9*/\
650         MUX_VAL(CP(SDRC_D10),       (IEN  | PTD | DIS | M0)) /*SDRC_D10*/\
651         MUX_VAL(CP(SDRC_D11),       (IEN  | PTD | DIS | M0)) /*SDRC_D11*/\
652         MUX_VAL(CP(SDRC_D12),       (IEN  | PTD | DIS | M0)) /*SDRC_D12*/\
653         MUX_VAL(CP(SDRC_D13),       (IEN  | PTD | DIS | M0)) /*SDRC_D13*/\
654         MUX_VAL(CP(SDRC_D14),       (IEN  | PTD | DIS | M0)) /*SDRC_D14*/\
655         MUX_VAL(CP(SDRC_D15),       (IEN  | PTD | DIS | M0)) /*SDRC_D15*/\
656         MUX_VAL(CP(SDRC_D16),       (IEN  | PTD | DIS | M0)) /*SDRC_D16*/\
657         MUX_VAL(CP(SDRC_D17),       (IEN  | PTD | DIS | M0)) /*SDRC_D17*/\
658         MUX_VAL(CP(SDRC_D18),       (IEN  | PTD | DIS | M0)) /*SDRC_D18*/\
659         MUX_VAL(CP(SDRC_D19),       (IEN  | PTD | DIS | M0)) /*SDRC_D19*/\
660         MUX_VAL(CP(SDRC_D20),       (IEN  | PTD | DIS | M0)) /*SDRC_D20*/\
661         MUX_VAL(CP(SDRC_D21),       (IEN  | PTD | DIS | M0)) /*SDRC_D21*/\
662         MUX_VAL(CP(SDRC_D22),       (IEN  | PTD | DIS | M0)) /*SDRC_D22*/\
663         MUX_VAL(CP(SDRC_D23),       (IEN  | PTD | DIS | M0)) /*SDRC_D23*/\
664         MUX_VAL(CP(SDRC_D24),       (IEN  | PTD | DIS | M0)) /*SDRC_D24*/\
665         MUX_VAL(CP(SDRC_D25),       (IEN  | PTD | DIS | M0)) /*SDRC_D25*/\
666         MUX_VAL(CP(SDRC_D26),       (IEN  | PTD | DIS | M0)) /*SDRC_D26*/\
667         MUX_VAL(CP(SDRC_D27),       (IEN  | PTD | DIS | M0)) /*SDRC_D27*/\
668         MUX_VAL(CP(SDRC_D28),       (IEN  | PTD | DIS | M0)) /*SDRC_D28*/\
669         MUX_VAL(CP(SDRC_D29),       (IEN  | PTD | DIS | M0)) /*SDRC_D29*/\
670         MUX_VAL(CP(SDRC_D30),       (IEN  | PTD | DIS | M0)) /*SDRC_D30*/\
671         MUX_VAL(CP(SDRC_D31),       (IEN  | PTD | DIS | M0)) /*SDRC_D31*/\
672         MUX_VAL(CP(SDRC_CLK),       (IEN  | PTD | DIS | M0)) /*SDRC_CLK*/\
673         MUX_VAL(CP(SDRC_DQS0),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS0*/\
674         MUX_VAL(CP(SDRC_DQS1),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS1*/\
675         MUX_VAL(CP(SDRC_DQS2),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS2*/\
676         MUX_VAL(CP(SDRC_DQS3),      (IEN  | PTD | DIS | M0)) /*SDRC_DQS3*/\
677         /*GPMC*/\
678         MUX_VAL(CP(GPMC_A1),        (IDIS | PTD | DIS | M0)) /*GPMC_A1*/\
679         MUX_VAL(CP(GPMC_A2),        (IDIS | PTD | DIS | M0)) /*GPMC_A2*/\
680         MUX_VAL(CP(GPMC_A3),        (IDIS | PTD | DIS | M0)) /*GPMC_A3*/\
681         MUX_VAL(CP(GPMC_A4),        (IDIS | PTD | DIS | M0)) /*GPMC_A4*/\
682         MUX_VAL(CP(GPMC_A5),        (IDIS | PTD | DIS | M0)) /*GPMC_A5*/\
683         MUX_VAL(CP(GPMC_A6),        (IDIS | PTD | DIS | M0)) /*GPMC_A6*/\
684         MUX_VAL(CP(GPMC_A7),        (IDIS | PTD | DIS | M0)) /*GPMC_A7*/\
685         MUX_VAL(CP(GPMC_A8),        (IDIS | PTD | DIS | M0)) /*GPMC_A8*/\
686         MUX_VAL(CP(GPMC_A9),        (IDIS | PTD | DIS | M0)) /*GPMC_A9*/\
687         MUX_VAL(CP(GPMC_A10),       (IDIS | PTD | DIS | M0)) /*GPMC_A10*/\
688         MUX_VAL(CP(GPMC_D0),        (IEN  | PTD | DIS | M0)) /*GPMC_D0*/\
689         MUX_VAL(CP(GPMC_D1),        (IEN  | PTD | DIS | M0)) /*GPMC_D1*/\
690         MUX_VAL(CP(GPMC_D2),        (IEN  | PTD | DIS | M0)) /*GPMC_D2*/\
691         MUX_VAL(CP(GPMC_D3),        (IEN  | PTD | DIS | M0)) /*GPMC_D3*/\
692         MUX_VAL(CP(GPMC_D4),        (IEN  | PTD | DIS | M0)) /*GPMC_D4*/\
693         MUX_VAL(CP(GPMC_D5),        (IEN  | PTD | DIS | M0)) /*GPMC_D5*/\
694         MUX_VAL(CP(GPMC_D6),        (IEN  | PTD | DIS | M0)) /*GPMC_D6*/\
695         MUX_VAL(CP(GPMC_D7),        (IEN  | PTD | DIS | M0)) /*GPMC_D7*/\
696         MUX_VAL(CP(GPMC_D8),        (IEN  | PTD | DIS | M0)) /*GPMC_D8*/\
697         MUX_VAL(CP(GPMC_D9),        (IEN  | PTD | DIS | M0)) /*GPMC_D9*/\
698         MUX_VAL(CP(GPMC_D10),       (IEN  | PTD | DIS | M0)) /*GPMC_D10*/\
699         MUX_VAL(CP(GPMC_D11),       (IEN  | PTD | DIS | M0)) /*GPMC_D11*/\
700         MUX_VAL(CP(GPMC_D12),       (IEN  | PTD | DIS | M0)) /*GPMC_D12*/\
701         MUX_VAL(CP(GPMC_D13),       (IEN  | PTD | DIS | M0)) /*GPMC_D13*/\
702         MUX_VAL(CP(GPMC_D14),       (IEN  | PTD | DIS | M0)) /*GPMC_D14*/\
703         MUX_VAL(CP(GPMC_D15),       (IEN  | PTD | DIS | M0)) /*GPMC_D15*/\
704         MUX_VAL(CP(GPMC_nCS0),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS0*/\
705         MUX_VAL(CP(GPMC_nCS1),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS1*/\
706         MUX_VAL(CP(GPMC_nCS2),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS2*/\
707         MUX_VAL(CP(GPMC_nCS3),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS3*/\
708         MUX_VAL(CP(GPMC_nCS4),      (IDIS | PTU | EN  | M0)) /*GPMC_nCS4 lab*/\
709         MUX_VAL(CP(GPMC_nCS5),      (IDIS | PTD | DIS | M0)) /*GPMC_nCS5 lab*/\
710         MUX_VAL(CP(GPMC_nCS6),      (IEN  | PTD | DIS | M1)) /*sys_ndmareq1 lab*/\
711         MUX_VAL(CP(GPMC_nCS7),      (IEN  | PTU | EN  | M1)) /*GPMC_IO_DIR lab*/\
712         MUX_VAL(CP(GPMC_CLK),       (IDIS | PTD | DIS | M0)) /*GPMC_CLK*/\
713         MUX_VAL(CP(GPMC_nADV_ALE),  (IDIS | PTD | DIS | M0)) /*GPMC_nADV_ALE*/\
714         MUX_VAL(CP(GPMC_nOE),       (IDIS | PTD | DIS | M0)) /*GPMC_nOE*/\
715         MUX_VAL(CP(GPMC_nWE),       (IDIS | PTD | DIS | M0)) /*GPMC_nWE*/\
716         MUX_VAL(CP(GPMC_nBE0_CLE),  (IDIS | PTD | DIS | M0)) /*GPMC_nBE0_CLE*/\
717         MUX_VAL(CP(GPMC_nBE1),      (IEN  | PTD | DIS | M0)) /*GPMC_nBE1 lab*/\
718         MUX_VAL(CP(GPMC_nWP),       (IEN  | PTD | DIS | M0)) /*GPMC_nWP*/\
719         MUX_VAL(CP(GPMC_WAIT0),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT0*/\
720         MUX_VAL(CP(GPMC_WAIT1),     (IEN  | PTU | EN  | M0)) /*GPMC_WAIT1*/\
721         MUX_VAL(CP(GPMC_WAIT2),     (IEN  | PTU | EN  | M0)) /*gpmc_nWait lab*/\
722         MUX_VAL(CP(GPMC_WAIT3),     (IEN  | PTU | EN  | M0)) /*gpmc_nWait lab*/\
723         MUX_VAL(CP(DSS_DATA18),     (IDIS | PTD | DIS | M0)) /*DSS_DATA18*/\
724         MUX_VAL(CP(DSS_DATA19),     (IDIS | PTD | DIS | M0)) /*DSS_DATA19*/\
725         MUX_VAL(CP(DSS_DATA20),     (IDIS | PTD | DIS | M0)) /*DSS_DATA20*/\
726         MUX_VAL(CP(CAM_XCLKB),      (IDIS | PTD | DIS | M0)) /*CAM_XCLKB*/\
727         MUX_VAL(CP(CAM_WEN),        (IEN  | PTD | DIS | M4)) /*GPIO_167*/\
728         MUX_VAL(CP(UART1_TX),       (IDIS | PTD | DIS | M0)) /*UART1_TX*/\
729         MUX_VAL(CP(UART1_RTS),      (IDIS | PTD | DIS | M0)) /*UART1_RTS*/\
730         MUX_VAL(CP(UART1_CTS),      (IEN  | PTU | DIS | M0)) /*UART1_CTS*/\
731         MUX_VAL(CP(UART1_RX),       (IEN  | PTD | DIS | M0)) /*UART1_RX*/\
732         MUX_VAL(CP(McBSP1_DX),      (IEN  | PTD | DIS | M4)) /*GPIO_158*/\
733         MUX_VAL(CP(SYS_32K),        (IEN  | PTD | DIS | M0)) /*SYS_32K*/\
734         MUX_VAL(CP(SYS_BOOT0),      (IEN  | PTD | DIS | M4)) /*GPIO_2 */\
735         MUX_VAL(CP(SYS_BOOT1),      (IEN  | PTD | DIS | M4)) /*GPIO_3 */\
736         MUX_VAL(CP(SYS_BOOT2),      (IEN  | PTD | DIS | M4)) /*GPIO_4 */\
737         MUX_VAL(CP(SYS_BOOT3),      (IEN  | PTD | DIS | M4)) /*GPIO_5 */\
738         MUX_VAL(CP(SYS_BOOT4),      (IEN  | PTD | DIS | M4)) /*GPIO_6 */\
739         MUX_VAL(CP(SYS_BOOT5),      (IEN  | PTD | DIS | M4)) /*GPIO_7 */\
740         MUX_VAL(CP(SYS_BOOT6),      (IEN  | PTD | DIS | M4)) /*GPIO_8 */\
741         MUX_VAL(CP(SYS_CLKOUT1),    (IDIS | PTD | DIS | M0)) /*sys_clkout2 lab*/\
742         MUX_VAL(CP(SYS_CLKOUT2),    (IDIS | PTD | DIS | M0)) /*sys_clkout2 lab*/\
743         MUX_VAL(CP(JTAG_nTRST),     (IEN  | PTD | DIS | M0)) /*JTAG_nTRST*/\
744         MUX_VAL(CP(JTAG_TCK),       (IEN  | PTD | DIS | M0)) /*JTAG_TCK*/\
745         MUX_VAL(CP(JTAG_TMS),       (IEN  | PTD | DIS | M0)) /*JTAG_TMS*/\
746         MUX_VAL(CP(JTAG_TDI),       (IEN  | PTD | DIS | M0)) /*JTAG_TDI*/\
747         MUX_VAL(CP(JTAG_EMU0),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU0*/\
748         MUX_VAL(CP(JTAG_EMU1),      (IEN  | PTD | DIS | M0)) /*JTAG_EMU1*/\
749         MUX_VAL(CP(ETK_CLK),        (IEN  | PTD | DIS | M4)) /*GPIO_12*/\
750         MUX_VAL(CP(ETK_CTL),        (IEN  | PTD | DIS | M4)) /*GPIO_13*/\
751         MUX_VAL(CP(ETK_D0 ),        (IEN  | PTD | DIS | M4)) /*GPIO_14*/\
752         MUX_VAL(CP(ETK_D1 ),        (IEN  | PTD | DIS | M4)) /*GPIO_15*/\
753         MUX_VAL(CP(ETK_D2 ),        (IEN  | PTD | DIS | M4)) /*GPIO_16*/\
754         MUX_VAL(CP(ETK_D10),        (IEN  | PTD | DIS | M4)) /*GPIO_24*/\
755         MUX_VAL(CP(ETK_D11),        (IEN  | PTD | DIS | M4)) /*GPIO_25*/\
756         MUX_VAL(CP(ETK_D12),        (IEN  | PTD | DIS | M4)) /*GPIO_26*/\
757         MUX_VAL(CP(ETK_D13),        (IEN  | PTD | DIS | M4)) /*GPIO_27*/\
758         MUX_VAL(CP(ETK_D14),        (IEN  | PTD | DIS | M4)) /*GPIO_28*/\
759         MUX_VAL(CP(ETK_D15),        (IEN  | PTD | DIS | M4)) /*GPIO_29*/\
760         MUX_VAL(CP(UART3_CTS_RCTX), (IEN  | PTD | EN  | M0)) /*UART3_CTS_RCTX */\
761         MUX_VAL(CP(UART3_RTS_SD),   (IDIS | PTD | DIS | M0)) /*UART3_RTS_SD */\
762         MUX_VAL(CP(UART3_RX_IRRX ), (IEN  | PTD | DIS | M0)) /*UART3_RX_IRRX*/\
763         MUX_VAL(CP(UART3_TX_IRTX ), (IDIS | PTD | DIS | M0)) /*UART3_TX_IRTX*/\
764         MUX_VAL(CP(sdrc_cke0),      (IDIS | PTU | EN  | M0)) /*sdrc_cke0 */\
765         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTD | DIS | M7)) /*sdrc_cke1 not used*/
766 /**********************************************************
767  * Routine: set_muxconf_regs
768  * Description: Setting up the configuration Mux registers
769  *              specific to the hardware. Many pins need
770  *              to be moved from protect to primary mode.
771  *********************************************************/
772 void set_muxconf_regs(void)
773 {
774         MUX_DEFAULT();
775 #ifdef CONFIG_2GBDDR
776         MUX_VAL(CP(sdrc_cke1),      (IDIS | PTU | EN  | M0)) /*sdrc_cke1 */
777 #endif
778 }
779
780 /**********************************************************
781  * Routine: nand+_init
782  * Description: Set up nand for nand and jffs2 commands
783  *********************************************************/
784 int nand_init(void)
785 {
786         /* global settings */
787         __raw_writel(0x10, GPMC_SYSCONFIG);     /* smart idle */
788         __raw_writel(0x0, GPMC_IRQENABLE);      /* isr's sources masked */
789         __raw_writel(0, GPMC_TIMEOUT_CONTROL);/* timeout disable */
790 #ifdef CFG_NAND
791         __raw_writel(0x001, GPMC_CONFIG);       /* set nWP, disable limited addr */
792 #endif
793
794         /* setup CS0 for Micron NAND, leave other CS's to u-boot */
795         __raw_writel(0 , GPMC_CONFIG7 + GPMC_CONFIG_CS0);
796         delay(1000);
797
798 #ifdef CFG_NAND
799         __raw_writel( M_NAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
800         __raw_writel( M_NAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
801         __raw_writel( M_NAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
802         __raw_writel( M_NAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
803         __raw_writel( M_NAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
804         __raw_writel( M_NAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
805
806 #elif CFG_ONENAND /* CFG_ONENAND */
807         __raw_writel( ONENAND_GPMC_CONFIG1, GPMC_CONFIG1 + GPMC_CONFIG_CS0);
808         __raw_writel( ONENAND_GPMC_CONFIG2, GPMC_CONFIG2 + GPMC_CONFIG_CS0);
809         __raw_writel( ONENAND_GPMC_CONFIG3, GPMC_CONFIG3 + GPMC_CONFIG_CS0);
810         __raw_writel( ONENAND_GPMC_CONFIG4, GPMC_CONFIG4 + GPMC_CONFIG_CS0);
811         __raw_writel( ONENAND_GPMC_CONFIG5, GPMC_CONFIG5 + GPMC_CONFIG_CS0);
812         __raw_writel( ONENAND_GPMC_CONFIG6, GPMC_CONFIG6 + GPMC_CONFIG_CS0);
813 #endif
814
815         /* Enable the GPMC Mapping */
816         __raw_writel(( ((OMAP34XX_GPMC_CS0_SIZE & 0xF)<<8) |
817                      ((OMAP34XX_GPMC_CS0_MAP>>24) & 0x3F) |
818                      (1<<6) ),  (GPMC_CONFIG7 + GPMC_CONFIG_CS0));
819         delay(2000);
820
821 #ifdef CFG_NAND
822         if (nand_chip()){
823 #ifdef CFG_PRINTF
824                 printf("Unsupported Chip!\n");
825 #endif
826                 return 1;
827         }
828 #elif CFG_ONENAND
829         if (onenand_chip()){
830 #ifdef CFG_PRINTF
831                 printf("OneNAND Unsupported !\n");
832 #endif
833                 return 1;
834         }
835 #endif
836         return 0;
837 }
838
839 /* optionally do something like blinking LED */
840 void board_hang (void)
841 { while (0) {};}