Add uboot cmd ipc335x_cfg
[am335x:u-boot-am33x.git] / board / ema / ipc335x / mux.c
1 /*
2  * mux.c
3  *
4  * Copyright (C) 2012 EMA-Tech - http://www.ema-tech.com/
5  *
6  * This program is free software; you can redistribute it and/or
7  * modify it under the terms of the GNU General Public License as
8  * published by the Free Software Foundation version 2.
9  *
10  * This program is distributed "as is" WITHOUT ANY WARRANTY of any
11  * kind, whether express or implied; without even the implied warranty
12  * of MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
13  * GNU General Public License for more details.
14  */
15 #include <common.h>
16 #include <config.h>
17 #include <asm/io.h>
18 #include "common_def.h"
19 #include <asm/arch/hardware.h>
20
21 #define MUX_CFG(value, offset)  \
22         writel(value, (CTRL_BASE + offset));
23
24 /* PAD Control Fields */
25 #define SLEWCTRL        (0x1 << 6)
26 #define RXACTIVE        (0x1 << 5)
27 #define PULLUP_EN       (0x1 << 4) /* Pull UP Selection */
28 #define PULLUDEN        (0x0 << 3) /* Pull up enabled */
29 #define PULLUDDIS       (0x1 << 3) /* Pull up disabled */
30 #define MODE(val)       val
31
32 /*
33  * PAD CONTROL OFFSETS
34  * Field names corresponds to the pad signal name
35  */
36 struct pad_signals {
37         int gpmc_ad0;
38         int gpmc_ad1;
39         int gpmc_ad2;
40         int gpmc_ad3;
41         int gpmc_ad4;
42         int gpmc_ad5;
43         int gpmc_ad6;
44         int gpmc_ad7;
45         int gpmc_ad8;
46         int gpmc_ad9;
47         int gpmc_ad10;
48         int gpmc_ad11;
49         int gpmc_ad12;
50         int gpmc_ad13;
51         int gpmc_ad14;
52         int gpmc_ad15;
53         int gpmc_a0;
54         int gpmc_a1;
55         int gpmc_a2;
56         int gpmc_a3;
57         int gpmc_a4;
58         int gpmc_a5;
59         int gpmc_a6;
60         int gpmc_a7;
61         int gpmc_a8;
62         int gpmc_a9;
63         int gpmc_a10;
64         int gpmc_a11;
65         int gpmc_wait0;
66         int gpmc_wpn;
67         int gpmc_be1n;
68         int gpmc_csn0;
69         int gpmc_csn1;
70         int gpmc_csn2;
71         int gpmc_csn3;
72         int gpmc_clk;
73         int gpmc_advn_ale;
74         int gpmc_oen_ren;
75         int gpmc_wen;
76         int gpmc_be0n_cle;
77         int lcd_data0;
78         int lcd_data1;
79         int lcd_data2;
80         int lcd_data3;
81         int lcd_data4;
82         int lcd_data5;
83         int lcd_data6;
84         int lcd_data7;
85         int lcd_data8;
86         int lcd_data9;
87         int lcd_data10;
88         int lcd_data11;
89         int lcd_data12;
90         int lcd_data13;
91         int lcd_data14;
92         int lcd_data15;
93         int lcd_vsync;
94         int lcd_hsync;
95         int lcd_pclk;
96         int lcd_ac_bias_en;
97         int mmc0_dat3;
98         int mmc0_dat2;
99         int mmc0_dat1;
100         int mmc0_dat0;
101         int mmc0_clk;
102         int mmc0_cmd;
103         int mii1_col;
104         int mii1_crs;
105         int mii1_rxerr;
106         int mii1_txen;
107         int mii1_rxdv;
108         int mii1_txd3;
109         int mii1_txd2;
110         int mii1_txd1;
111         int mii1_txd0;
112         int mii1_txclk;
113         int mii1_rxclk;
114         int mii1_rxd3;
115         int mii1_rxd2;
116         int mii1_rxd1;
117         int mii1_rxd0;
118         int rmii1_refclk;
119         int mdio_data;
120         int mdio_clk;
121         int spi0_sclk;
122         int spi0_d0;
123         int spi0_d1;
124         int spi0_cs0;
125         int spi0_cs1;
126         int ecap0_in_pwm0_out;
127         int uart0_ctsn;
128         int uart0_rtsn;
129         int uart0_rxd;
130         int uart0_txd;
131         int uart1_ctsn;
132         int uart1_rtsn;
133         int uart1_rxd;
134         int uart1_txd;
135         int i2c0_sda;
136         int i2c0_scl;
137         int mcasp0_aclkx;
138         int mcasp0_fsx;
139         int mcasp0_axr0;
140         int mcasp0_ahclkr;
141         int mcasp0_aclkr;
142         int mcasp0_fsr;
143         int mcasp0_axr1;
144         int mcasp0_ahclkx;
145         int xdma_event_intr0;
146         int xdma_event_intr1;
147         int nresetin_out;
148         int porz;
149         int nnmi;
150         int osc0_in;
151         int osc0_out;
152         int rsvd1;
153         int tms;
154         int tdi;
155         int tdo;
156         int tck;
157         int ntrst;
158         int emu0;
159         int emu1;
160         int osc1_in;
161         int osc1_out;
162         int pmic_power_en;
163         int rtc_porz;
164         int rsvd2;
165         int ext_wakeup;
166         int enz_kaldo_1p8v;
167         int usb0_dm;
168         int usb0_dp;
169         int usb0_ce;
170         int usb0_id;
171         int usb0_vbus;
172         int usb0_drvvbus;
173         int usb1_dm;
174         int usb1_dp;
175         int usb1_ce;
176         int usb1_id;
177         int usb1_vbus;
178         int usb1_drvvbus;
179         int ddr_resetn;
180         int ddr_csn0;
181         int ddr_cke;
182         int ddr_ck;
183         int ddr_nck;
184         int ddr_casn;
185         int ddr_rasn;
186         int ddr_wen;
187         int ddr_ba0;
188         int ddr_ba1;
189         int ddr_ba2;
190         int ddr_a0;
191         int ddr_a1;
192         int ddr_a2;
193         int ddr_a3;
194         int ddr_a4;
195         int ddr_a5;
196         int ddr_a6;
197         int ddr_a7;
198         int ddr_a8;
199         int ddr_a9;
200         int ddr_a10;
201         int ddr_a11;
202         int ddr_a12;
203         int ddr_a13;
204         int ddr_a14;
205         int ddr_a15;
206         int ddr_odt;
207         int ddr_d0;
208         int ddr_d1;
209         int ddr_d2;
210         int ddr_d3;
211         int ddr_d4;
212         int ddr_d5;
213         int ddr_d6;
214         int ddr_d7;
215         int ddr_d8;
216         int ddr_d9;
217         int ddr_d10;
218         int ddr_d11;
219         int ddr_d12;
220         int ddr_d13;
221         int ddr_d14;
222         int ddr_d15;
223         int ddr_dqm0;
224         int ddr_dqm1;
225         int ddr_dqs0;
226         int ddr_dqsn0;
227         int ddr_dqs1;
228         int ddr_dqsn1;
229         int ddr_vref;
230         int ddr_vtp;
231         int ddr_strben0;
232         int ddr_strben1;
233         int ain7;
234         int ain6;
235         int ain5;
236         int ain4;
237         int ain3;
238         int ain2;
239         int ain1;
240         int ain0;
241         int vrefp;
242         int vrefn;
243 };
244
245 struct module_pin_mux {
246         short reg_offset;
247         unsigned char val;
248 };
249
250 struct ipc_pin_mux {
251         struct module_pin_mux *mod_pin_mux;
252
253 #define DEV_ON_CORE       0
254         unsigned short device_on;
255 };
256
257 #define PAD_CTRL_BASE   0x800
258 #define OFFSET(x)       (unsigned int) (&((struct pad_signals *) \
259                                 (PAD_CTRL_BASE))->x)
260
261 static struct module_pin_mux uart0_pin_mux[] = {
262         {OFFSET(uart0_rxd), (MODE(0) | PULLUP_EN | RXACTIVE)},  /* UART0_RXD */
263         {OFFSET(uart0_txd), (MODE(0) | PULLUDEN)},              /* UART0_TXD */
264         {-1},
265 };
266
267 static struct module_pin_mux uart3_pin_mux[] = {
268         {OFFSET(spi0_cs1), (MODE(1) | PULLUDEN | RXACTIVE)},    /* UART3_RXD */
269         {OFFSET(ecap0_in_pwm0_out), (MODE(1) | PULLUDEN)},      /* UART3_TXD */
270         {-1},
271 };
272
273
274 #ifdef CONFIG_NAND
275 static struct module_pin_mux nand_pin_mux[] = {
276         {OFFSET(gpmc_ad0), (MODE(0) | PULLUP_EN | RXACTIVE)},   /* NAND AD0 */
277         {OFFSET(gpmc_ad1), (MODE(0) | PULLUP_EN | RXACTIVE)},   /* NAND AD1 */
278         {OFFSET(gpmc_ad2), (MODE(0) | PULLUP_EN | RXACTIVE)},   /* NAND AD2 */
279         {OFFSET(gpmc_ad3), (MODE(0) | PULLUP_EN | RXACTIVE)},   /* NAND AD3 */
280         {OFFSET(gpmc_ad4), (MODE(0) | PULLUP_EN | RXACTIVE)},   /* NAND AD4 */
281         {OFFSET(gpmc_ad5), (MODE(0) | PULLUP_EN | RXACTIVE)},   /* NAND AD5 */
282         {OFFSET(gpmc_ad6), (MODE(0) | PULLUP_EN | RXACTIVE)},   /* NAND AD6 */
283         {OFFSET(gpmc_ad7), (MODE(0) | PULLUP_EN | RXACTIVE)},   /* NAND AD7 */
284         {OFFSET(gpmc_wait0), (MODE(0) | RXACTIVE | PULLUP_EN)}, /* NAND WAIT */
285         {OFFSET(gpmc_wpn), (MODE(7) | PULLUP_EN | RXACTIVE)},   /* NAND_WPN */
286         {OFFSET(gpmc_csn0), (MODE(0) | PULLUDEN)},      /* NAND_CS0 */
287         {OFFSET(gpmc_advn_ale), (MODE(0) | PULLUDEN)}, /* NAND_ADV_ALE */
288         {OFFSET(gpmc_oen_ren), (MODE(0) | PULLUDEN)},   /* NAND_OE */
289         {OFFSET(gpmc_wen), (MODE(0) | PULLUDEN)},       /* NAND_WEN */
290         {OFFSET(gpmc_be0n_cle), (MODE(0) | PULLUDEN)},  /* NAND_BE_CLE */
291         {-1},
292 };
293 #endif
294
295 static struct module_pin_mux __attribute__((section (".data"))) i2c0_pin_mux[] =
296 {
297         {OFFSET(i2c0_sda), (MODE(0) | RXACTIVE | PULLUDEN | SLEWCTRL)}, /* I2C_DATA */
298         {OFFSET(i2c0_scl), (MODE(0) | RXACTIVE | PULLUDEN | SLEWCTRL)}, /* I2C_SCLK */
299         {-1},
300 };
301
302 static struct module_pin_mux i2c1_pin_mux[] = {
303         {OFFSET(spi0_d1), (MODE(2) | RXACTIVE | PULLUDEN | SLEWCTRL)},  /* I2C_DATA */
304         {OFFSET(spi0_cs0), (MODE(2) | RXACTIVE | PULLUDEN | SLEWCTRL)}, /* I2C_SCLK */
305         {-1},
306 };
307
308 #ifndef CONFIG_NO_ETH
309 static struct module_pin_mux rgmii1_pin_mux[] = {
310         {OFFSET(mii1_txen), MODE(2)},                   /* RGMII1_TCTL */
311         {OFFSET(mii1_rxdv), MODE(2) | RXACTIVE},        /* RGMII1_RCTL */
312         {OFFSET(mii1_txd3), MODE(2)},                   /* RGMII1_TD3 */
313         {OFFSET(mii1_txd2), MODE(2)},                   /* RGMII1_TD2 */
314         {OFFSET(mii1_txd1), MODE(2)},                   /* RGMII1_TD1 */
315         {OFFSET(mii1_txd0), MODE(2)},                   /* RGMII1_TD0 */
316         {OFFSET(mii1_txclk), MODE(2)},                  /* RGMII1_TCLK */
317         {OFFSET(mii1_rxclk), MODE(2) | RXACTIVE},       /* RGMII1_RCLK */
318         {OFFSET(mii1_rxd3), MODE(2) | RXACTIVE},        /* RGMII1_RD3 */
319         {OFFSET(mii1_rxd2), MODE(2) | RXACTIVE},        /* RGMII1_RD2 */
320         {OFFSET(mii1_rxd1), MODE(2) | RXACTIVE},        /* RGMII1_RD1 */
321         {OFFSET(mii1_rxd0), MODE(2) | RXACTIVE},        /* RGMII1_RD0 */
322         {OFFSET(mdio_data), MODE(0) | RXACTIVE | PULLUP_EN}, /* MDIO_DATA */
323         {OFFSET(mdio_clk), MODE(0) | PULLUP_EN},        /* MDIO_CLK */
324         {-1},
325 };
326
327 static struct module_pin_mux rgmii2_pin_mux[] = {
328         {OFFSET(gpmc_a0), MODE(2)},                     /* RGMII2_TCTL */
329         {OFFSET(gpmc_a1), MODE(2) | RXACTIVE},          /* RGMII2_RCTL */
330         {OFFSET(gpmc_a2), MODE(2)},                     /* RGMII2_TD3 */
331         {OFFSET(gpmc_a3), MODE(2)},                     /* RGMII2_TD2 */
332         {OFFSET(gpmc_a4), MODE(2)},                     /* RGMII2_TD1 */
333         {OFFSET(gpmc_a5), MODE(2)},                     /* RGMII2_TD0 */
334         {OFFSET(gpmc_a6), MODE(2)},                     /* RGMII2_TCLK */
335         {OFFSET(gpmc_a7), MODE(2) | RXACTIVE},          /* RGMII2_RCLK */
336         {OFFSET(gpmc_a8), MODE(2) | RXACTIVE},          /* RGMII2_RD3 */
337         {OFFSET(gpmc_a9), MODE(2) | RXACTIVE},          /* RGMII2_RD2 */
338         {OFFSET(gpmc_a10), MODE(2) | RXACTIVE},         /* RGMII2_RD1 */
339         {OFFSET(gpmc_a11), MODE(2) | RXACTIVE},         /* RGMII2_RD0 */
340         {OFFSET(mdio_data), MODE(0) | RXACTIVE | PULLUP_EN}, /* MDIO_DATA */
341         {OFFSET(mdio_clk), MODE(0) | PULLUP_EN},        /* MDIO_CLK */
342         {-1},
343 };
344
345 static struct module_pin_mux mii1_pin_mux[] = {
346         {OFFSET(mii1_rxerr), MODE(0) | RXACTIVE},       /* MII1_RXERR */
347         {OFFSET(mii1_txen), MODE(0)},                   /* MII1_TXEN */
348         {OFFSET(mii1_rxdv), MODE(0) | RXACTIVE},        /* MII1_RXDV */
349         {OFFSET(mii1_txd3), MODE(0)},                   /* MII1_TXD3 */
350         {OFFSET(mii1_txd2), MODE(0)},                   /* MII1_TXD2 */
351         {OFFSET(mii1_txd1), MODE(0)},                   /* MII1_TXD1 */
352         {OFFSET(mii1_txd0), MODE(0)},                   /* MII1_TXD0 */
353         {OFFSET(mii1_txclk), MODE(0) | RXACTIVE},       /* MII1_TXCLK */
354         {OFFSET(mii1_rxclk), MODE(0) | RXACTIVE},       /* MII1_RXCLK */
355         {OFFSET(mii1_rxd3), MODE(0) | RXACTIVE},        /* MII1_RXD3 */
356         {OFFSET(mii1_rxd2), MODE(0) | RXACTIVE},        /* MII1_RXD2 */
357         {OFFSET(mii1_rxd1), MODE(0) | RXACTIVE},        /* MII1_RXD1 */
358         {OFFSET(mii1_rxd0), MODE(0) | RXACTIVE},        /* MII1_RXD0 */
359         {OFFSET(mdio_data), MODE(0) | RXACTIVE | PULLUP_EN}, /* MDIO_DATA */
360         {OFFSET(mdio_clk), MODE(0) | PULLUP_EN},        /* MDIO_CLK */
361         {-1},
362 };
363
364 static struct module_pin_mux rmii1_pin_mux[] = {
365         {OFFSET(mii1_crs), MODE(1) | RXACTIVE},     /* RMII1_CRS */
366         {OFFSET(mii1_rxerr), MODE(1) | RXACTIVE},   /* RMII1_RXERR */
367         {OFFSET(mii1_txen), MODE(1)},           /* RMII1_TXEN */
368         {OFFSET(mii1_txd1), MODE(1)},           /* RMII1_TXD1 */
369         {OFFSET(mii1_txd0), MODE(1)},           /* RMII1_TXD0 */
370         {OFFSET(mii1_rxd1), MODE(1) | RXACTIVE},    /* RMII1_RXD1 */
371         {OFFSET(mii1_rxd0), MODE(1) | RXACTIVE},    /* RMII1_RXD0 */
372         {OFFSET(mdio_data), MODE(0) | RXACTIVE | PULLUP_EN}, /* MDIO_DATA */
373         {OFFSET(mdio_clk), MODE(0) | PULLUP_EN},    /* MDIO_CLK */
374         {OFFSET(rmii1_refclk), MODE(0) | RXACTIVE}, /* RMII1_REFCLK */
375         {-1},
376 };
377 #endif
378
379 #ifdef CONFIG_NOR
380 static struct module_pin_mux nor_pin_mux[] = {
381         {OFFSET(lcd_data0), MODE(1) | PULLUDEN},        /* NOR_A0 */
382         {OFFSET(lcd_data1), MODE(1) | PULLUDEN},        /* NOR_A1 */
383         {OFFSET(lcd_data2), MODE(1) | PULLUDEN},        /* NOR_A2 */
384         {OFFSET(lcd_data3), MODE(1) | PULLUDEN},        /* NOR_A3 */
385         {OFFSET(lcd_data4), MODE(1) | PULLUDEN},        /* NOR_A4 */
386         {OFFSET(lcd_data5), MODE(1) | PULLUDEN},        /* NOR_A5 */
387         {OFFSET(lcd_data6), MODE(1) | PULLUDEN},        /* NOR_A6 */
388         {OFFSET(lcd_data7), MODE(1) | PULLUDEN},        /* NOR_A7 */
389         {OFFSET(gpmc_a8), MODE(0)},                     /* NOR_A8 */
390         {OFFSET(gpmc_a9), MODE(0)},                     /* NOR_A9 */
391         {OFFSET(gpmc_a10), MODE(0)},                    /* NOR_A10 */
392         {OFFSET(gpmc_a11), MODE(0)},                    /* NOR_A11 */
393         {OFFSET(lcd_data8), MODE(1) | PULLUDEN},        /* NOR_A12 */
394         {OFFSET(lcd_data9), MODE(1) | PULLUDEN},        /* NOR_A13 */
395         {OFFSET(lcd_data10), MODE(1) | PULLUDEN},       /* NOR_A14 */
396         {OFFSET(lcd_data11), MODE(1) | PULLUDEN},       /* NOR_A15 */
397         {OFFSET(lcd_data12), MODE(1) | PULLUDEN},       /* NOR_A16 */
398         {OFFSET(lcd_data13), MODE(1) | PULLUDEN},       /* NOR_A17 */
399         {OFFSET(lcd_data14), MODE(1) | PULLUDEN},       /* NOR_A18 */
400         {OFFSET(lcd_data15), MODE(1) | PULLUDEN},       /* NOR_A19 */
401         {OFFSET(gpmc_a4), MODE(4)},                     /* NOR_A20 */
402         {OFFSET(gpmc_a5), MODE(4)},                     /* NOR_A21 */
403         {OFFSET(gpmc_a6), MODE(4)},                     /* NOR_A22 */
404         {OFFSET(gpmc_ad0), MODE(0) | RXACTIVE},         /* NOR_AD0 */
405         {OFFSET(gpmc_ad1), MODE(0) | RXACTIVE},         /* NOR_AD1 */
406         {OFFSET(gpmc_ad2), MODE(0) | RXACTIVE},         /* NOR_AD2 */
407         {OFFSET(gpmc_ad3), MODE(0) | RXACTIVE},         /* NOR_AD3 */
408         {OFFSET(gpmc_ad4), MODE(0) | RXACTIVE},         /* NOR_AD4 */
409         {OFFSET(gpmc_ad5), MODE(0) | RXACTIVE},         /* NOR_AD5 */
410         {OFFSET(gpmc_ad6), MODE(0) | RXACTIVE},         /* NOR_AD6 */
411         {OFFSET(gpmc_ad7), MODE(0) | RXACTIVE},         /* NOR_AD7 */
412         {OFFSET(gpmc_ad8), MODE(0) | RXACTIVE},         /* NOR_AD8 */
413         {OFFSET(gpmc_ad9), MODE(0) | RXACTIVE},         /* NOR_AD9 */
414         {OFFSET(gpmc_ad10), MODE(0) | RXACTIVE},        /* NOR_AD10 */
415         {OFFSET(gpmc_ad11), MODE(0) | RXACTIVE},        /* NOR_AD11 */
416         {OFFSET(gpmc_ad12), MODE(0) | RXACTIVE},        /* NOR_AD12 */
417         {OFFSET(gpmc_ad13), MODE(0) | RXACTIVE},        /* NOR_AD13 */
418         {OFFSET(gpmc_ad14), MODE(0) | RXACTIVE},        /* NOR_AD14 */
419         {OFFSET(gpmc_ad15), MODE(0) | RXACTIVE},        /* NOR_AD15 */
420         {OFFSET(gpmc_csn0), (MODE(0) | PULLUP_EN)},     /* NOR_CE */
421         {OFFSET(gpmc_oen_ren), (MODE(0) | PULLUP_EN)},  /* NOR_OE */
422         {OFFSET(gpmc_wen), (MODE(0) | PULLUP_EN)},      /* NOR_WEN */
423         {OFFSET(gpmc_wait0), (MODE(0) | RXACTIVE | PULLUP_EN)}, /* NOR WAIT */
424         {OFFSET(lcd_ac_bias_en), MODE(7) | RXACTIVE | PULLUDEN}, /* NOR RESET */
425         {-1},
426 };
427 #endif
428
429 #ifdef CONFIG_MMC
430 static struct module_pin_mux mmc0_pin_mux[] = {
431         {OFFSET(mmc0_dat3), (MODE(0) | RXACTIVE | PULLUP_EN)},  /* MMC0_DAT3 */
432         {OFFSET(mmc0_dat2), (MODE(0) | RXACTIVE | PULLUP_EN)},  /* MMC0_DAT2 */
433         {OFFSET(mmc0_dat1), (MODE(0) | RXACTIVE | PULLUP_EN)},  /* MMC0_DAT1 */
434         {OFFSET(mmc0_dat0), (MODE(0) | RXACTIVE | PULLUP_EN)},  /* MMC0_DAT0 */
435         {OFFSET(mmc0_clk), (MODE(0) | RXACTIVE | PULLUP_EN)},   /* MMC0_CLK */
436         {OFFSET(mmc0_cmd), (MODE(0) | RXACTIVE | PULLUP_EN)},   /* MMC0_CMD */
437         {-1},
438 };
439
440 static struct module_pin_mux mmc1_pin_mux[] = {
441         {OFFSET(gpmc_ad3), (MODE(1) | RXACTIVE)},       /* MMC1_DAT3 */
442         {OFFSET(gpmc_ad2), (MODE(1) | RXACTIVE)},       /* MMC1_DAT2 */
443         {OFFSET(gpmc_ad1), (MODE(1) | RXACTIVE)},       /* MMC1_DAT1 */
444         {OFFSET(gpmc_ad0), (MODE(1) | RXACTIVE)},       /* MMC1_DAT0 */
445         {OFFSET(gpmc_csn1), (MODE(2) | RXACTIVE | PULLUP_EN)},  /* MMC1_CLK */
446         {OFFSET(gpmc_csn2), (MODE(2) | RXACTIVE | PULLUP_EN)},  /* MMC1_CMD */
447         {OFFSET(uart1_rxd), (MODE(1) | RXACTIVE | PULLUP_EN)},  /* MMC1_WP */
448         {OFFSET(mcasp0_fsx), (MODE(4) | RXACTIVE)},     /* MMC1_CD */
449         {-1},
450 };
451 #endif
452
453 #ifdef CONFIG_SPI
454 static struct module_pin_mux spi0_pin_mux[] = {
455         {OFFSET(spi0_sclk), MODE(0) | PULLUDEN | RXACTIVE},     /*SPI0_SCLK */
456         {OFFSET(spi0_d0), MODE(0) | PULLUDEN | PULLUP_EN |
457                                                         RXACTIVE}, /*SPI0_D0 */
458         {OFFSET(spi0_d1), MODE(0) | PULLUDEN |
459                                                         RXACTIVE}, /*SPI0_D1 */
460         {OFFSET(spi0_cs0), MODE(0) | PULLUDEN | PULLUP_EN | RXACTIVE},  /*SPI0_CS0 */
461         {-1},
462 };
463
464 static struct module_pin_mux spi1_pin_mux[] = {
465         {OFFSET(mcasp0_aclkx), MODE(3) | PULLUDEN | RXACTIVE},  /*SPI0_SCLK */
466         {OFFSET(mcasp0_fsx), MODE(3) | PULLUDEN | PULLUP_EN |
467                                                         RXACTIVE}, /*SPI0_D0 */
468         {OFFSET(mcasp0_axr0), MODE(3) | PULLUDEN | RXACTIVE}, /*SPI0_D1 */
469         {OFFSET(mcasp0_ahclkr), MODE(3) | PULLUDEN | PULLUP_EN |
470                                                         RXACTIVE}, /*SPI0_CS0 */
471         {-1},
472 };
473 #endif
474
475 static struct ipc_pin_mux ipc335x_core_pin_mux[] = {
476         {uart0_pin_mux, DEV_ON_CORE},
477         {i2c1_pin_mux, DEV_ON_CORE},
478 #ifndef CONFIG_NO_ETH
479         {rgmii1_pin_mux, DEV_ON_CORE},
480 #endif
481 #ifdef CONFIG_MMC
482         {mmc0_pin_mux, DEV_ON_CORE},
483         {mmc1_pin_mux, DEV_ON_CORE},
484 #endif
485         {0},
486 };
487
488 /*To support more base board later*/
489 static struct ipc_pin_mux *ipc335x_board_pin_mux[] = {
490         ipc335x_core_pin_mux,
491 };
492
493 /*
494  * Configure the pin mux for the module
495  */
496 static void configure_module_pin_mux(struct module_pin_mux *mod_pin_mux)
497 {
498         int i;
499
500         if (!mod_pin_mux)
501                 return;
502
503         for (i = 0; mod_pin_mux[i].reg_offset != -1; i++)
504                 MUX_CFG(mod_pin_mux[i].val, mod_pin_mux[i].reg_offset);
505 }
506
507 static void set_ipc_pin_mux(struct ipc_pin_mux *pin_mux)
508 {
509         int i;
510
511         if (!pin_mux)
512                 return;
513
514         for (i = 0; pin_mux[i].mod_pin_mux != 0; i++)  {
515                 configure_module_pin_mux(pin_mux[i].mod_pin_mux);
516         }
517 }
518
519 void configure_ipc_pin_mux(void)
520 {
521         set_ipc_pin_mux(ipc335x_board_pin_mux[IPC335X_CORE]);
522 }
523
524 void enable_i2c0_pin_mux(void)
525 {
526         configure_module_pin_mux(i2c0_pin_mux);
527 }
528
529 void enable_i2c1_pin_mux(void)
530 {
531         configure_module_pin_mux(i2c1_pin_mux);
532 }
533
534 void enable_uart0_pin_mux(void)
535 {
536         configure_module_pin_mux(uart0_pin_mux);
537 }